Laikas klausimus?

[mImoto]

Dear all,

Aš šiek tiek naujo laiko problemų, ir aš norėčiau paprašyti jus tris
klausimus.Taigi, Here we go:

Pirmasis klausimas:

Mano dizaino aš kontroliuoti / CS ir / RD signalai.Specifikacijose sako
kad / RD signalas yra diegimo metu į teigdamas iš / CS apie 0ns (/ CS
turėtų tvirtinti bent 0ns prieš RD yra tvirtino) ir Thold iš / AP
/ RD taip pat 0ns (į / CS turėtų būti de-tvirtino po / RD yra
de tvirtino).Į TimingQuestion.jpg galite matyti, kad jei mano automatas aš assertand de-assert /CS a clock cicle before and after /RD then the timings are visada teisingas.Tais atvejais, kai signalo / CS1 aš ginti ir de-assert / CS1 į
tuo pačiu cicle kaip / RD, tada atrodo, kad galėtų būti įmanoma, kad laikas yra
nesilaikoma.Manau, kad tai pirmas variantas priduria vėlavimą ir aš norėčiau
žinoti, kaip ekspertai ar jie, aš turiu galvoje, galėtų pakeisti / CS toje pačioje
cicle kaip / RD ar ne (signalas / CS1 arba signalas / CS į. Bmp)?.

kitas panašus klausimas:

Aš autobuso duomenis ir specifikacijų pasakyti, kad aš turiu atleisti duomenų
mažiausiai 0ns iki didėja (de teigdamas) į / ACK signalą.Jei aš taip pat
išleidimo duomenys autobusų ir kito cicle didina / ACK arba geriau
daryti tą patį cicle ne pridėti vėlavimą (signalo / ACK1 į TimingQuestion.jpg)?.

trečiąjį klausimą:

Paskutinis klausimas:

Mano State Machine Norėčiau pereiti nuo STATE0 į STATE1 kai
asinchroninius signalas / DS yra mažas (aš turiu galvoje su kritimo krašto / DS).I
buvo manoma, kad naudotis šia EdgeDetectingSynchronizer.jpg ir perėjimas prie STATE1 kai / DS2 yra'0 'ir OUTPUT yra "1".Ar, kad būtų tinkamai sinchronizuoti / DT asyncronous signalo (mano atveju VME signalas)?.Thanks a lot and best regards,

mimoto
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 

[tom_hanks]

1.
iš esmės tai priklauso nuo dizaino ..
jei jos ROM koks dalykas u galima teigti ir deassert tiek signalo paties ciklo ..
bet jeigu jo kai kurios FIFO arba logika tada teigti, pirmoji / CS n tada / RD
similarliy deassert / RD signalo
1. tada / CS ... so ur operacija bus su referece į / cs ..

2.
ji atrodo šiek tiek painus ..

<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Shocked" border="0" />paprastai, jei duomenų autobusu relesed dizainas, tada grąžinti ją gauti acknoldege signalo kaip indėlio ..
i guess u turi imties ack kaip gavo vėliava .. tai galite atsiųsti kitą duomenų tik po
receving šio signalo ..

3.
i
didnt get ur klausimą ..

tom

 

[pplu]

3.Tai grandinė aptikti auga krašto.Norėdami nustatyti kritimo krašto,
indėlio į vartų turi būti keičiami, todėl impulsas į išvesties
rodo, kad mažėja krašto / DS ir galite perkelti valstybės.Ši grandinė
bus įvesti vėlavimą, ir tai būtų teisinga, jei kitų signalų yra laimingas
šio vėlavimo.

 

[tut]

Su nuoroda į jūsų VME klausimą ir gali patikrinti lygio DS linija kylanti ar griuvimo krašto (kuris?) Į laikrodį gimęs naudojant ..kai matau kaip mažas signalas, galite pereiti į kitos valstybės ...