kuri tikrinimo metodų, kurie turi būti naudojami?

[vlsichipdesigner]

hi dailininkai,

prašau jus mesti šiek tiek šviesos į patikros metodika turi būti naudojama lustu

* Koks yra geriausias tikrinimas kalba, kuri turi būti naudojamas?
* Ko visi man reikia rūpintis, kad geriausias dizainas mano testbench ir turi būti nešiojamas, skalowalne visoje lustai kad galėčiau panaudoti didžiausią.
* Kaip patikrinti 3rd Party TL

Jūsų mintys / pažvelgti į patikros metodiką reikia.

mano modlitwach,
Mokymosi mikroschemų dizaino laisvai apkritai!

mikroschemų dizaino made easy

http://www.vlsichipdesign.com

 

[ljxpjpjljx]

Dabar sistema verilog labai gerai patikrinti, OVM ir VMM, tai dvi patikros metodiką, jūs galite kreiptis!
Nors jei jūsų projektas susijęs su kai kurių algothrim, galite naudotis sistema C statyti savo modeliavimas!

 

[dtn_me]

Naujausi tendencija sistema Verilog kaip tikrinimo kalba padidinti perkeliamumo ir pakartotinio naudojimo tuberkuliozės bruožai.Ryšių tarp įvairių sluoksnių tuberkuliozės, OVM metodika geriau.

 

[ljxpjpjljx]

Tačiau iki šiol kelių įmonė naudoti naują metodiką!

 

[amar2k904]

Labas,

Patikros metodika pasirinkti priklauso nuo projektavimo problemos po ranka.

1] sudėtingų algoritmų dizainas
dizainas gali būti systemc / verilog / VHDL
Jūs galite kurti testbench į systemc patikrinti Algorithmic modelis

Kai patvirtinsite algoritmus, paversti ją RTL naudojant elgesio
sintezės priemones.konvertuoti RTL vėl galima patikrinti su tuo pačiu
systemc testbench naudojami patikrinti behaviural algorimic modelį.
pat galite naudoti tą patį testbench už GLS taip pat.
2] kompleksas sdigital signalo apdorojimo dizainas
pačią metodiką, buvo minėta, gali būti naudojami.
Žmonės taip pat gali naudoti MATLAB šiuo atveju

3] Kita dizaino
Mes turime įvairių HVLS ir metodologijos šiandien turimų.

Tikėjimas yra comletely transformuojasi į systemverilog
specman e bus ten daugiau laiko.

Jeigu dizainas yra naujas, tai visada geriau naudoti
systemverilog pagrįstas patikros metodiką OVM, VMM

abiejų metodikų yra galingos ir geros paramos.
Kadangi abi metodikas naudoja pagrindinę systemverilog
kalbą Neturite problemą kalba.

Jei lygintume openvera ir specman e, tiek visiškai
skirtingomis kalbomis ir metodikas, pastatyta ant jų buvo nesuderinama su bendrąja rinka.
systemverilog sprendžia šią problemą.žmonės gali kurti savo metodiką
naudojant pagrindinius systemverilog kalbaSystemverilog yra ateities patikrinimas.

BR
Amar

 

[anant]

Abi VMM & OVM yra geras projektavimo testbenches naudojant systemVerilog.
ovm remia visų trijų populiariausių kalbų systemVerilog, SystemC ir e.
vmm palaiko tik systemVerilog
ir veikia su VCS tik.

 

[dtn_me]

Taip.Galite pasakyti, kad metodiką pasirinkti priklauso nuo įrankio ar pardavìjas.
Jei mes naudojame Synopsys VCS, mums gali tekti pasirinkti VMM.Jeigu mes einame su Mentora, OVM geriau.

 

[powell_chow]

Aš mažai žino apie patikrinimą.Tačiau, manau, SystemVerilog yra geriausias pasirinkimas patikrinimą.

 

[paulki]

Labas,
Remiantis įrankis išlaidų, uniqueness (tiek dizaino ir kontrolės) sistema Verilog yra # 1 pasirinkimas yra prieinamos rinkoje Behavioral Synthesis (Cadence C iki Silicio).Tai gali padėti jums iš Architektūra - Dizainas-Patvirtinimo uždarymo lengvai.

Paulius

 

[ashiram]

Dabar Daya, Systemverilog tapo labai populiari funkcinė patikra.
Dauguma įmonių keičia savo Verilog bandymų stendo prie sistemos verilog bandymų stendo.
Partijos daug OOPS sąvokos yra įvestas systemverilog pasiekti reuseability duomenų objektų

Ačiū,
RAM

 

[jayTudu]

Naudoti open source įrankiai ....tai tikrai labai kietas .......

Peršokti į VIS įrankis.VIS už litų ir CTRL modelio tikrinimas .......