konvertavimas verilog RTL prie verilog Netlist

[andrepandi]

.

from a Verilog RTL code

?

Ar žinote, kokiu nors būdu sukurti Verilog pagrindu Netlist

iš Verilog RTL kodas?Aš noriu ją naudoti dėl Xilinx FPGA.
Tiesą sakant, aš mačiau ir Xilinx ISE, kad "po vieta
ir būdas imitavimo modelio kartos" sukuria kažką panašaus į tai, ką ketinate daryti.Tačiau ji yra pasirengusi (žinoma) ir modeliavimo tikslais, ir todėl naudojant modeliavimą ir šlepetės ir kitų komponentų.

Iš esmės, aš norėčiau turėti verilog bylos, kuri turi tik Lut-s FS-s ir kitų primityvia atvejais.

Ar yra koks nors būdas gauti tokio failo pvz. NGC Netlist?

 

[ljkong]

taip.galite jį gauti.
po sintetina savo dizainą, galite pasirinkti, kad failas, kuris gali būti Edif arba verilog ar VHDL.
kai arba vietą ir maršrutą, you
can't get it.
Jūs galite gauti noriu noriu šiuo būdu.
sėkmės.

 

[dBUGGER]

Labas,
Jūs gausite VHDL / verilog / Edif failą po sintezė tačiau tai sudaro tik Pirmykštė kaip FF, Lut MUX kt.Remiantis architektūra tikslinės FPGA ...Bet tai yra labai dificult aiškinti kaip ten bus tūkstančiai sujungimą ...

Nuoširdžiausi linkėjimai,

 

[andrepandi]

Max ljkong, Jūs teisus.Aš nenoriu turėti postą par Netlist, tik po synt arba po versti.Bet aš neturiu jokių parinktį ISE 7,1 pakeisti išėjimo Netlist tipą.Ar galite duoti man bet patarimų?

Faktiškai I
don't really know, kuriame etape veikia XST taikoma srities apribojimus.Versti, struktūra arba tiesiog nominalia?

Tai nėra problema man, jei dėl Netlist priklauso nuo tam tikrų FPGA šeimos, todėl Netlist galima po išversti taip pat.

 

[ljkong]

iš tikrųjų, ir nenaudoja XST.ir tiesiog naudokite Preciziškumas RTL arba Synplify.tas JV turi outfile, ko jūs norite.Aš nesu tikras, ar XST turi šią funkciją.
ir XST yra vienas rtl syntezator, kad zonos apribojimų nėra ją naudoti.
jis tvarko savo dizaino logikos lygis.
į Edif failą, naudojant LOC atributas apibrėžti poziciją logika.

po sintezės galite gauti Edif, VHDL arba verilog outfiles.
Po vertimo, jūs tiesiog galite gauti ngo arba ngd outfiles, kuri yra specialaus formato iš Xilinx.niekas negali skaityti.
po maping galite gauti ncd failus, kurie yra iš Xilinx.
po PR Xilinx viena xdl failą, kurį galima skaityti dizaineris.bet taip sunku skaityti.

sėkmės.

 

[Anjali]

hi andrepandi, galite pakeisti išėjimo Netlist tipo ISE, keičiant savybės "PAR" etapu.

į ISE, yra vienas žingsnis "PAR", o statybos project.by teisę paspaudę PAR kortelę, mes galime gauti savybės.yra vienas variantas "produkcijos Netlist tipo" su parinkčių Edif, verilog, VHDL.pagal nutylėjimą Edif bus ten.Parašytas po 38 sekundžių:
hi andrepandi, galite pakeisti išėjimo Netlist tipo ISE, keičiant savybės "PAR" etapu.

į ISE, yra vienas žingsnis "PAR", o statybos project.by teisę paspaudę PAR kortelę, mes galime gauti savybės.yra vienas variantas "produkcijos Netlist tipo" su parinkčių Edif, verilog, VHDL.pagal nutylėjimą Edif bus ten.

 

[mc & FPGA]

labas,
isthere jokiu būdu aiškinti VHDL (sintezuojami kodas) Netlist rtl kodas?

 

[andrepandi]

Max ljkong,
Thx už patarimus, man pavyko sukurti verilog Netlist su Synplify.
Ji dirba gerai, aš galėtų importuoti į ISE.
Thx.mc & FPGA,
Aš galėtų gauti ISE aiškinti Netlist kodas lengvai.