Koks yra skirtumas tarp bitų ir std_logic diffirence Be VHDL?

[ymq8328]

Koks yra skirtumas tarp bitų ir std_logic diffirence Be VHDL?

 

[omara007]

bit tipo gali atstovauti tik: "0" arba "1"

o tipo std_logic gali atstovauti dalykus kaip:
"U", - niezainicjowanej
"X", - Forcing Nežinoma
'0 ', - Forcing 0
'1 ', - Forcing 1
"Z", - High Impedance
"L", - Silpnas 0
"H", - vangiai 1
'-' - Don't priežiūra

 

[ymq8328]

Matau.bet kodėl žmonės pasirenka std_logic su bit

 

[nand_gates]

std_logic bus išspręsta, kai yra keli vairuotojai signalas!
Whrereas pačios, situacija šiek tiek generuoja KLAIDA!

 

[dBUGGER]

Labas,
eiti per šį pdf.Jūs suprasite.

Nuoširdžiausi linkėjimai,

 

[wolfheart_2001]

std_logic gali padėti ir optimizavimo procesą, o sysnthesis kai situacija if u dont naudojami priežiūros.pat std_logic give u daugiau aukšto impedanso vertės, kai U Cant Get su bitų.

 

[SkyHigh]

ymq8328,

Citata:

bet kodėl žmonės pasirenka std_logic su bit

 

[omara007]

ymq8328 rašė:

Matau.
bet kodėl žmonės pasirenka std_logic su bit

 

[ymq8328]

Esu šioje srityje naujokas.Aš wiil naudoti std_logic visą laiką, tai geras pasirinkimas?

 

[SkyHigh]

Dar geras pasirinkimas, jei turite aprašyti aritmetinių ir loginių komponentų kaip daugiklis.

Pažymėkite "natūralus", "sveikas", "nepasirašytų" ir "pasirašė" tipų.Ką manote apie šių tipų pristatė vietoj std_logic apskaičiuojant?

Po to jūs turite patikrinti tų tipų, jums galėtų atsakyti sau jei naudojate std_logic visas laikas yra geras, ar blogas pasirinkimas.

 

[wjx197733]

Turiu pats patirties ymq8328.Bet daugiklis yra skaitmeninės grandinės, Ar "natūralus", "sveikas", "nepasirašytų" ir "pasirašė" turi visas šios grandinės vaidmuo?

 

[rogertilman]

Visų pirma, šių skirtingų tipų padaryti rašymas, skaitymas ir supratimas VHDL lengviau.Žinau, atrodo lengviau naudoti tik vieno tipo "std_logic_vector", tačiau sudėtingesnis dizainas pasireiškia kartu su pasirašyta nepasirašytos, viryklės, ir slankiojo kablelio lengviau gauti šiuos differant rūšys.

 

[nittinsharma80]

bit tipo turi tik dvi reikšmes: "0" arba "1"

std_logic gali būti bet kokia reikšmė tarp:
"U", - niezainicjowanej
"X", - Forcing Nežinoma
'0 ', - Forcing 0
'1 ', - Forcing 1
"Z", - High Impedance
"L", - Silpnas 0
"H", - vangiai 1
'-' - Don't priežiūra

Šių represnt kitą diską strenghts / išspręsta vertybės

 

[futbolas]

Manau verilog yra geriau nei VHDL, kodėl bandote verilog?