Kokie parametrai stebėti FPGA VHDL kodas?

[vinodkumar]

Sveiki dabar Iam gali rašyti naudojant VHDL code.iam ModelSim treniruoklio ir i naudoti Xilinx ISE 8.1 i patikrinti jį synthesizable.i niekada nemačiau į ką Parametrų aš turėčiau atkreipti dėmesį report.what R idealus conditions.and kaip atsisiųsti į FPGA.plz duoti gerų pasiūlymų, tai mano projecft darbo PLZ help. ačiū iš anksto.

 

[cmos babe]

Yra du pagrindiniai dalykai, stebėti prietaiso panaudojimas (kaip daug išteklių savo dizainą) ir laikas. Sintetinis ataskaita pateikiama sąmata, kitų priemonių, pavyzdžiui, (vieta ir būdas) pateikti tikslesnius skaičius. Jums turėtų nuolat keisti savo dizainą, iki jums pasiekti savo dizaino apribojimų reikalavimus. Aš siūlau jums pasinerti giliai Xilinx litrature žinoti visus svarbius dalykus .. Skaityti ISE vadovą Žodynėlis ... Good Luck.

 

[vinodkumar]

Hi.thanks už reply.i darau projektą, kuris man reikia duoti 256 gylio ir 16 bitų width.i įvesties duomenų norėtų įgyvendinti, ant FPGA.i girdėjau, FRM draugų THT, man reikia parašyti FIFO arba SRAM už THT aš žinau kaip rašyti synthesizable kodas that.my pb. kaip konfigūruoti ją į FPGA ir įkelti duomenis į jas. vienas draugas papasakojo jau blokas-RAM bus naudoti it.but i dont know, šis too.which yra geriausias būdas ar bet kokiu kitu būdu, yra gera daryti tokias užduotis. PLZ atsakyti.