Kokia kalba rašyti TestBench?

[davyzhu]

Hi all, kokia kalba ar bus naudojamas rašyti TestBench? Jei norite, atkreipkite dėmesį, kodėl jūs pasirenkate / nori šią kalbą? Ačiū! Nuoširdžiausi linkėjimai, Davy

 

[nand_gates]

aš eisiu el galingas HVL, SystemVerilog taip pat geras, bet dar nėra pilnai palaikoma dauguma EGA pardavėjų ir dar stabilus!! Reikia išsiaiškinti, kuris veikia greičiau gaminti pačius rezultatus. Tikiuosi sistemos Verilog bus paleisti greičiau!

 

[sp]

aš tik žinau verilog ir VHDL ... Manau, THT naudojant verilog testbench padaryti tikrai paprasta (Aš naudoju ją apie VCS) ... Tačiau aš vis dar manau, VHDL yra geriau aparatūros dizainas (nors verilog gali daryti tą patį) ... Everytime I rašyti VHDL, i hav kartu srauto omenyje, kodas (ne verilog į mane) ... Dėl sp.