Kodėl negaliu pradinis pareiškimas synthesizeable

[kunal1514]

Hi All, Ar bet kuri įstaiga man pasakyti, kad Kodėl negaliu pradinis pareiškimas synthesizeable. Duok man loginiu mąstymu. Kalbant's Kunal Mishra

 

[rameshsuthapalli]

Sveiki, pradinis teiginys nėra synthesizable.please rašyti su pradinio pranešimo kodą ir pabandykite pakeisti šį pareiškimą į vartus, tada u žinos ans. Pagarbiai, ramesh.s

 

[echo47]

Please don't sukurti keletą diskusijų su tuo pačiu klausimu: http://www.edaboard.com/viewtopic.php?t=255213 http://www.edaboard.com/viewtopic . php? t = 254871 http://www.edaboard.com/viewtopic.php?t=254055

 

[ankit12345]

Jo parašyta "IEEE dok kad pradinis gali būti naudojama RTL modeliavimas ROM. Patikrinkite Standartinė sintaksė ir semantika verilog ® DTL pagrįstas RTL sintezė. http://www.edaboard.com/viewtopic.php?t=139084&highlight=ieee+verilog+rtl I dont turėti patirties RTL. Tačiau, anot šio dokumento, ji yra synthesizeable.

 

[boardlanguage]

ASIC flipflops neturime built-in power-on/initialization grandinė. Ši schema turi būti suprojektuotos ir įgyvendintos rankiniu būdu. Todėl dauguma ASIC sintezė įrankiai negali susitvarkyti "pradinis" pareiškimą. FPGA dirbti šiek tiek kitaip. "Įjungimo" būklė yra apibrėžiamas kaip momentas iš karto po FPGA konfigūraciją ciklas baigiasi. Tai reiškia, kad "įjungimo" būklė gali būti saugomi konfigūracija-duomenų srauto. Ir Xilinx XST remia Verilog "pirminis" blokas "(ir VHDL atributas) nustatymo įjungimo vertė flipflops.

 

[kumar_eee]

Nėra lygiavertės įrangos modulis "pirminis" ... Manau, kad pradinio naudojamas tik vieną kartą per RTL modeliavimo ... vaikinai prašome rašyti daugiau komentarų apie šį .. KK

 

[ankit12345]

Pradinė naudojamas modelis ROM. Jos minimos IEEE. I dont know oras bet pardavėjas jį palaiko.

 

[ramz]

pradinis teiginys yra naudojami užmegzti bet i / p vertė iš kur modeliavimas turi pradėti. jei mes donot naudoti initail vertės mūsų stende .. tada pradinė vertė indėlis bus laikomas dont care ir o / p pat bus dont care.