kodėl negali TetraMAX gauti teisę bandymo modelį už kelias vėlavimo falut

A

allen_eadboard

Guest
", kodėl negali TetraMAX gauti teisę bandymo modelį už kelias vėlavimo falut? , o atpg su TetraMAX už kelias vėlavimo kaltės modelį, ataskaitas kaltė ir bandymo aprėptis yra 100%. Tada, kai aš imituoti bandymo modelį NC-verilog, ji neturi pradėti perėjimą į atitinkamą maršrutą. Ir kaip bandymų keliu vėluojama pradėti nuo surinkimo. Nuorašai yra tai, kad: ############# read_netlist *. prieš read_netlist lib.v run_build_model * run_drc *. spf set_faults modelis path_delay add_delay_paths * add_faults visiems set_atpg-capture_cycles 2 run_atpg write_patterns ačiū.
 
Neaišku, kokia yra problema. Mano spėjimas yra, kad jūs tikrai nežino, ar jūs iš anglų nepakanka jums paaiškinti problemą matote. Šis pareiškimas yra nenuosekli:
tai nereikia pradėti perėjimą į atitinkamą maršrutą. Ir kaip bandymų keliu vėluojama pradėti nuo surinkimo.
Prašom bandyti paaiškinti šį klausimą dar kartą.
 
Jūs turite jūsų verilog modelis, testbench ir jūsų sukurtas susintetintas dizainas tame pačiame kataloge?
 
Ei vaikinai ... Apgailestaujame, kad šiukšlės čia, o ne padėti, bet jūs galite suteikti man pamoka tetramax?
 

Welcome to EDABoard.com

Sponsor

Back
Top