[Klausimas] laikrodis strobavimo ląstelių

[gerade]

Sveiki, Visi Šiuo metu mes susiduriame su laikrodžiu strobavimo ląstelių problema. Synplify visada prideda ir vartų už liežuvėlį, žaliavos ir pasaulio laikrodį (dažniausiai su priesaga ISO) ir laikrodį nuo fiksatorių. VHDL yra parodyta žemiau, biblioteka IEEE; naudoti IEEE.std_logic_1164.all, subjekto clock_gating uosto (CPEN: iš std_ulogic; CP: std_ulogic; LT: std_ulogic; VE: std_ulogic); pabaigoje clock_gating; architektūra rtl clock_gating yra signalo latch_enable_s: std_ulogic; signalo clk_latched_s: std_ulogic; signalas clk_enable_s: std_ulogic; pradėti ARBA vartų prieš laikrodžio strobavimo sklende latch_enable_s VE

 

[gerade]

gali kas nors duoti man ranką?

 

[r_e_m_y]

Sveiki Gerade, jums reikia parašyti:

 clock_gating_latch: procesas (KP, latch_enable_s) pradėti jei (KP = '0 '), tada clk_latched_s