Klausimas dėl verilog

[feel_on_on]

Pavyzdžiui: y = a b c d x;

kas gali pasakyti, kokios operatorius ?

" " Reiškia, ką apie verilog?Ačiū

 

[morka]

Labas,

Viltis " " turėtų būti taškiniai operatorius.

 

[echo47]

Tai sintaksės klaida Verilog.Jis neturi jokių operatorius.

SystemVerilog ir C suteikia prieaugio operatorius, tačiau jis viengubas operatorius, todėl, pavyzdžiui, būtų dar galima sintaksės klaida.

 

[feel_on_on]

nėra verilog-naudoti " "?tada ... modeliuojamas su nc-verilog.ne klaida buvo pranešta!

 

[echo47]

Verilog could be interpreting it like this, which is legal:

Oh wait!
Verilog galima aiškinti, kaip ši, kuri yra legali:
y = a b c d x;
y = a b c d x;
y = a b ( C) ( d) ( x);
y = a b c d x;

ModelSim (galbūt klaidingai) atmeta a b c d x, bet Xilinx XST kompiliatorių priima jį kaip a b c d X.

Smūginės " " yra retai naudojamos, ir atrodo įtartinas čia.Tai galėtų būti viena iš šių paslėptą interviu klausimus.Jis sugauti mane!

<img src="http://www.edaboard.com/images/smiles/icon_redface.gif" alt="Embarassed" border="0" />

 

[darylz]

kas gali paaiškinti man?
y = a b c d x;

 

[rakesh448]

Operatorius verilog yra klaida, ji neturi tokių operatoriaus

Remia C ir sistemos verilog

 

[bharat_in]

Aš sutinku su echo47,
" ", Taip pat gali dirbti kaip viengubas operatorius verilog
Ir kaip tai viengubas operatorius turi didesnę pirmenybę dvejetainiai " " operatorius, savo išraiška dirbs kaip paaiškinta echo47.

Geras klausimas ...