klausimas dėl Verilog

[sriramsv]

labas,

Bandau modeliuoti paprasta verilog programa (aliuminis operacijos). Galėčiau surinkti modulis n bandymų stendo.bet kai norėjau imituoti tai, gaunu klaida

Kraunasi work.test_bench_alu_operation
# ** Error: (vsim-3033) C: / Modeltech_xe_starter / mano pavyzdžiai / test_bench_alu_operation.v (6): momentinė iš "alu_operaion" nepavyko.Dizainas vienetas nerastas.
# Regionas: / test_bench_alu_operation
# Ieškota bibliotekos:
# Darbą
# Error loading design

alu_operation yra biblioteka "darbo".Can anyone tell me, kas bus problema.

tanx

 

[iamczx]

Klaida: (vsim-3033) C: / Modeltech_xe_starter / mano pavyzdžiai / test_bench_alu_operation.v (6): momentinė iš "alu_operaion" nepavyko.Dizainas vienetas nerastas.Patikrinti kodą.Gegužės rašote klaidingą modulio pavadinimą.

 

[omara007]

Patikrinti UR biblioteka žemėlapis ModelSim ..gal ur ur žemėlapiai bibliotekos į kitą vietą