Klausimas apie PLL valdymo įtampa

K

kooller

Guest
Hi, every one.

Turiu suprojektuoti cppll, VCO naudojamas tai LC VCO.Bet kai fazės sinchronizavimo kilpa yra.
Į LC VCO mazgo išėjimo signalas bus sujungta su VCO kontrolinio mazgo per Array.Tai sukelia įtampą kontrolė negali būti stabili vertė, bet kai svyruoja apie vertę.Svyruoti vertė gali siekti apie 15mV.

Taigi, gali kas nors pasakyti, kaip sumažinti kinta vertė ir padaryti valdymo įtampa stabili.?

 
Kas yra PLL, kad jūs naudojate?
Kokia tvarka sistema?(daugiau nei 2. kad yra "pavojingos")

Nors PLL turi nolinear elgesį, klasikinė valdymo teorija naudojama teikiant gerų rezultatų apdrausti stabilumas.

Gali būti jau taip:

http://www.national.com/an/AN/AN-1001.pdf

ftopic126150.html

Ir vienas iš klasikos: http://www.amazon.com/Phaselock-Techniques-Floyd-M-Gardner/dp/0471430633

Nuoširdžiausi linkėjimai

 
Kompozitorius yra cppll.
Aš imituoti jį Simulink ir veriloga.Ir nėra stabilios problemoms.
Įtampos svyruoti užrakinta stotelės.
Taigi noriu mažinti svyravimų pagal 1mV.

byteptr rašė:

Kas yra PLL, kad jūs naudojate?

Kokia tvarka sistema?
(daugiau nei 2. kad yra "pavojingos")Nors PLL turi nolinear elgesį, klasikinė valdymo teorija naudojama teikiant gerų rezultatų apdrausti stabilumas.Gali būti jau taip:http://www.national.com/an/AN/AN-1001.pdfftopic126150.htmlIr vienas iš klasikos: http://www.amazon.com/Phaselock-Techniques-Floyd-M-Gardner/dp/0471430633Nuoširdžiausi linkėjimai
 
kooller rašė:Turiu suprojektuoti cppll, VCO naudojamas tai LC VCO.
Bet kai fazės sinchronizavimo kilpa yra.

Į LC VCO mazgo išėjimo signalas bus sujungta su VCO kontrolinio mazgo per Array.
Tai sukelia įtampą kontrolė negali būti stabili vertė, bet kai svyruoja apie vertę.
Svyruoti vertė gali siekti apie 15mV.

 
Taip, signalas, negali būti "stable", todėl noriu sumažinti žemiau 1mV svyravimo.
Yra dvi priežastis, dėl kurios kontrolės linijos Manau svyravimo:
Pirmoji priežastis, jūs sakėte: pastoviai ištaisyti nukrypimus nuo išėjimo signalą.
antra, nes ten yra varators tarp VCO kontrolės liniją ir VCO produkcijos ir varators nėra tiksliai lygi kiekvienos akimirkos laiką, todėl etapo ir atlikti etapas signalo VCO galia bus susieta per Recovery į VCO kontrolės liniją.
Dėl antrojo pagrindo, mano cppll svyravimai yra didelis.

[quote = "lvw"]kooller rašė:Valdymo signalas, negali būti "stabilios", nes ji turi kontroliuoti - tai reiškia, kad pastoviai ištaisyti nukrypimus nuo išėjimo signalą.
Tačiau, reikėtų pabandyti apriboti šiuos svyravimus į leistiną vertę atidžiai dizainas.
Jei 15mvolts yra didelis jums pažvelgti į savo projektą, siekiant rasti priežastį.

Šiame kontekste: Kaip jūs žinote, kad "į LC VCO mazgo išėjimo signalas bus sujungta su VCO kontrolinio mazgo per Array"?

 
kooller rašė:

Hi, every one.Turiu suprojektuoti cppll, VCO naudojamas tai LC VCO.
Bet kai fazės sinchronizavimo kilpa yra.

Į LC VCO mazgo išėjimo signalas bus sujungta su VCO kontrolinio mazgo per Array.
Tai sukelia įtampą kontrolė negali būti stabili vertė, bet kai svyruoja apie vertę.
Svyruoti vertė gali siekti apie 15mV.Taigi, gali kas nors pasakyti, kaip sumažinti kinta vertė ir padaryti valdymo įtampa stabili.?
 
Hi Kooller,

Manau, kad vienas iš svarbiausių informacijos vis dar trūksta:
Kas yra "svyruojant" signalo, palyginti su VCO dažnio?

 
jecyhale rašė:kooller rašė:

Hi, every one.Turiu suprojektuoti cppll, VCO naudojamas tai LC VCO.
Bet kai fazės sinchronizavimo kilpa yra.

Į LC VCO mazgo išėjimo signalas bus sujungta su VCO kontrolinio mazgo per Array.
Tai sukelia įtampą kontrolė negali būti stabili vertė, bet kai svyruoja apie vertę.
Svyruoti vertė gali siekti apie 15mV.Taigi, gali kas nors pasakyti, kaip sumažinti kinta vertė ir padaryti valdymo įtampa stabili.?
 
Hi Kooller,

That's what I've mintis!

Paaiškinimas: Kai PD galia yra ne tik norėjo signalas (proporcingas etapas resp.frequency kompensuoti), bet antroji kadencija, sudarytas iš abiejų dažnių sumos (o jei lock tai dvigubai VCO).
Šis terminas yra nuolatos, ir jūs turite jį nuslopinti su žemo dažnio, kuris turi būti suprojektuotos atidžiai nesumažėtų linijos stabilumas.Tai PLL teorija.

 
nėra būtina siekiant sumažinti ar pašalinti šiuos oscillatiots
tai būdingą kokybę LC VCO kurių PLL

Jie bus bent dvigubai dažnumas VCO dažnį.

tai gali būti dėl dydžio net daugiau nei 30mV

 
Dinesh Agarwal rašė:

nėra būtina siekiant sumažinti ar pašalinti šiuos oscillatiots

tai būdingą kokybę LC VCO kurių PLL

 
Lvw rašė:

Hi Kooller,That's what I've mintis!Paaiškinimas: Kai PD galia yra ne tik norėjo signalas (proporcingas etapas resp.frequency kompensuoti), bet antroji kadencija, sudarytas iš abiejų dažnių sumos (o jei lock tai dvigubai VCO).

Šis terminas yra nuolatos, ir jūs turite jį nuslopinti su žemo dažnio, kuris turi būti suprojektuotos atidžiai nesumažėtų linijos stabilumas.
Tai PLL teorija.
 
Citata: Taip, jis gali būti nuslopinti iki LPF, jei norime, kad kondensatorius į jį didesnis.
Kai aš padaryti kondensatorius 20 kartų didesnė už vertę, aš pirmą kartą skirta.
Svyruoja įtampa bus nuslopintas į 3mV.
Bet šiuo atveju, talpa bus toks didelis kaip 4nF.
ir tai yra pernelyg didelė, kad integruota.
Norėčiau dizainas ir visiškai dizainas sintezatorius.Įprastiniu būdu išspręsti šią problemą filtravimas yra naudojamas papildomas Lowpass specialiai slopinti dvigubai VCO dažnumas PD produkcija.Jeigu jie tinkamai suprojektuoti šis filtras gali būti 2nd Order ir turi tik nedidelės įtakos kilpos elgesį jo Pole neturi dominuoti dinamines savybes.

 
Lvw rašė:Citata: Taip, jis gali būti nuslopinti iki LPF, jei norime, kad kondensatorius į jį didesnis.Kai aš padaryti kondensatorius 20 kartų didesnė už vertę, aš pirmą kartą skirta.Svyruoja įtampa bus nuslopintas į 3mV.Bet šiuo atveju, talpa bus toks didelis kaip 4nF.ir tai yra pernelyg didelė, kad integruota.Norėčiau dizainas ir visiškai dizainas sintezatorius.Įprastiniu būdu išspręsti šią problemą filtravimas yra naudojamas papildomas Lowpass specialiai slopinti dvigubai VCO dažnumas PD produkcija.
Jeigu jie tinkamai suprojektuoti šis filtras gali būti 2nd Order ir turi tik nedidelės įtakos kilpos elgesį jo Pole neturi dominuoti dinamines savybes.
 
kooller rašė:Kodėl naudoti Lowpass komponento PD produkcija?
Nebuvo Lowpass filtras po mokestis siurblys?
 
Labas,
Kiek aš suprantu, dėl galutinio mirę zonoje pfd yra ne nulinės srovės vertė Vcont.may reikia galite keisti aplink savo PD ar pfd bit?

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top