Klausimas apie netlist modeliavimas?

[atuo]

Hi, all

Po I sintezė mano konstrukcija naudojant DC ir laiko yra laikomasi, man netlist.Aš naudoju formalumas ir patikrinti netlist lygi RTL.But kai aš imituoti netlist naudojant NCVeilog, manau, laiko nėra, o jei aš du kartus mano laikrodis laikotarpį, modeliavimo rezultatas yra teisinga.

Aš nežinau, kodėl DC man laikas yra įvykdyta, tačiau netlist modeliavimas nėra teisinga, kol aš du kartus mano laikrodis laikotarpį.Aš manau, kad DC laikas ataskaitą arba netlist modeliavimo rezultatas?

linkėjimai,

atuo

 

[gerade]

Ar kuriate pratraukite STA, paprastai sintezė žingsnis, tik diegimo metu yra įvykdytos, dizainas gali būti dėl sustabdymo laiką pažeidimų aikštelė.kad gali būti priežastis.

linkėjimai

 

[atuo]

Gerbiami gerade,

Bet manau, kad turėti laiko pažeidimas nėra susiję su laikrodžiu laikotarpiui ir, jei yra tam turėti laiko pažeidimas netlist modeliavimas visada yra klaida.linkėjimai

atuo

 

[kslim]

Statinis laiko, I dont think, yra guerantee dinamiškai funkcionalumą.Ar tai?

 

[atuo]

Tačiau po R & R, Jums priklauso tik nuo statinės laiko ir FM užtikrinti Jūsų ASIC dinaminis funkcionalumo ir laiko.

linkėjimai,

atuo

 

[AlexWan]

atuo rašė:

Tačiau po R & R, Jums priklauso tik nuo statinės laiko ir FM užtikrinti Jūsų ASIC dinaminis funkcionalumo ir laiko.

 

[ic_design]

DC duoti tik paprastas laiko ataskaitą.Jums būtų geriau pereiti STA.

 

[atuo]

Hi all,

Aš tiesiog noriu žinoti, kad galiu nepaisyti dinaminio modeliavimo, jei aš pass formalumas ir sta?linkėjimai,
lsong

 

[horzonbluz]

Ne, negalima ignoruoti.

 

[masai_mara]

Manau, kad jo klausimas yra ne teisingai spręsti.Bet aš taip pat donot žinoti, kodėl jos taip ir būtų įdomu sužinoti priežastis.Jo problema yra su laiku pažeidimus todėl prašome galime išskirti oficialaus patikros metodai čia.Bet ką apie šimtą forget ji turėtų duoti pažeidimus jeigu?

 

[atuo]

Hi horzonbluz,

Why can't I ignore dinaminio modeliavimo?

Thanks for your help.linkėjimai,

atuo

 

[spauls]

Oficialus ir šimtą negali pakeisti vartų modeliavimas (pre-ir post-modeliavimas imitavimas).

1).Oficialus priemones tik patikrinti projektavimo funkciją.Tai palyginti dizainas tarp skirtingų lygių ir negalvoja laiko.

2).STA įrankiai patikrinti kelią, kurį mes ne rinkinys "flase_path" dėl laiko.Dabar SOC dizainas, yra daug laikrodis srityse.STA paprastai negali patikrinti kelias per parą įvairių sričių.

Taigi mes turime daryti dinaminio modeliavimo, imitavimo vartai.

 

[rlogin]

naudojame STA Fm maždaug milijonus vartai lygio dizainas, ir tai ne DTA, ir ne
Iškilo problema, nes dabar.

naudoti STA Fm, raktas yra projektavimo principai.kai projektavimo taisyklių pažeidimus
sukelti sta nepakankamumas, I mean to negali duoti patikimų rezultatų.

Taip pat turėtumėte patikrinti savo DC scenarijus, kaip antai kelio apribojimai, kampas ir tt

beje, tai jūsų padaryti atsarginę komentuoti modeliavimas su SDF Rangovas DC.
Kartais, absoliutus delsimo verilog bibliotekoje yra daug pesimistiškas.