klausimai VHDL kodavimo ... plz let me know if ur žino .....

V

vidyaredy

Guest
Sveiki draugai,

Aš kuriant duomenų surinkimo sistemą, kurios man reikia naudoti DCM, MUX's asmenims, skląsčiai ir vėlinimo elementai kaip žemesnio lygio modulius.Kai aš instantiate jas mano viršų modulis, sistema veikia su sistemos laikrodžio.Į viršų modulio aš instantiated visoms mažesnėms modulių ir pagal procesą aš priimti sistemos laikrodį kaip mano atveju ir portmapping daroma pagal šį procesą.Bet aš gaunu klaidas.Kai aš pašalinti sistemos laikrodį, aš gaunu klaidas.prašom visiems paaiškinti man, ar portmapping gali būti leidžiama procesą laikrodis ...

Thanks in advance ...

 
Kiek žinau ..u
can't uosto planas viduje procesą.Port rodo atlikti ne procesas.

Jis
doesnt make sense uosto žemėlapis viduje procesą.Kadangi jūs esate "apibūdinami" įrangos, todėl "jautrius" kai kurių laikrodžio signalas
doesnt make sense.Aprašyta aparatūros papratimas pakeisti pagal kai kurias "laikrodis".

 
yeah esate RUTE aš priskirtas rezultatų ne procesas.Dabar ji gavo būdu.Dar vienas klausimas aš gaunu klaidos kaip

# ** Fatal: Integer atskirtį (mod) iki nulio.
# Laikas: 1000040 Ps Iteracja: 19 Procesas: / top_module/u2/dcm_sp_inst/ps_delay_md_p Failas C: / Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd
# Fatal error C: / Xilinx/10.1/ISE/vhdl/src/unisims/unisim_VITAL.vhd line 7216
#
bėgti
# Negalima toliau, nes klaida.
bėgti
# Negalima toliau, nes klaida.
bėgti
# Negalima toliau, nes klaida.
bėgti
# Negalima toliau, nes klaida.
bėgti
# Negalima toliau, nes klaida.
bėgti
# Negalima toliau, nes klaida.
bėgti
# Negalima toliau, nes klaida.
bėgti
# Negalima toliau, nes klaida.kai aš rodyti mano į viršų modulis ModelSim modeliavimo .... Kaip teisingai vėlavimo ...

 
Manau,
tai buvo ta pati klaida derinti savo DCM (kitą darbą Jūsų).
Aš galiu matyti paminėti "Padalintas nulis" iš klaidų ...

Ar jūsų testbench atlikti tokią operaciją?

 
Labas,

Aš, nenaudojančiam jokių testbench.naudojant DCM generuoti laikrodis dvigubai ....

 
I cant see kodėl Padalintas nulis klaidų turėtų atsirasti.Ar tinkamai instantiated į DCM?Tinkamas atsiliepimą?Bandė naudoti ModelSim vietoj ISE simuliatorius?

Jei įmanoma, įkelti VHDL kodas, arba Gimme nuorodą jei u've already posted it.

 
Hi plz rasti pridedant rinkmenas savo kodą.Aš tų klaidų ModelSim tik.Aš naudoju ISE WEBPACK-10.1 ir ModelSim 6.1b .....
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 
Aš visą kodą.Radau kai kuriuos klausimus.

1.) Į buf_soc ir buf_eoc ..Jūs turite atlikti šiuos priskyrimo

O <= Aš po D_SOC
O <= Aš po D_EOC

Į VHDL "po pareiškimas nėra synthesizable.Bet XST davė ne klaida.Taigi net ir buvo nustebinti.Todėl nusprendžiau padaryti elgesio modeliavimas šių atskirų buferius.Ir aš rasiu, kad jie neveikia.Priverstinį indėlio "1" arba "0" nekeičia produkcijos.Taigi i pobiegł Post maršruto modeliavimo ..Ji dirbo, bet tai 100 ns vėlavimo nėra ...Tik įvairių kelio nedelsiant.Kuris "po" pareiškimą
wasnt sintezuojami.

2.) Aš sumodeliuotais aukščiausio lygio modulį.Ir aš ne toks "Padalintas nulis klaidos" ir i got the tikimasi dauginama laikrodis signalo clk6b1o.

Aš naudoju ISE versija 9.1 ir ModelSim XE 6.2g

 
oh .... nėra jokios kitos po straipsniu, gali ir naudoti, palaukite, kol?Manau, net jeigu ji nėra synthesisable .... Tuo produkcijos i am generuoti impulsus su tiek daug laiko .....

 
Nr negalite naudoti "laukti", ar kitas iš minėtų dokumentų vėluojama pareiškimus arba.Nėra būdų nustatyti tokius laiko uždelsimo tiesiogiai ..Mes priklausys nuo "laikrodis".
Ir be to, naudojant 6 DCM's priežastys Jitter kaupimosi.

I
didnt suprasti, ką reiškia "Pas produkcijos i am generuoti impulsus su tiek daug laiko ....."

 
Labas,

Aš padariau mano dizaino modulis.Visos atskirų blokų dirba baudą.Bet aš visus aš gaunu norimų rezultatų.Kaip jūs paminėti gimęs ankstesnio atsakymo, kad po sąlyga nebūtų imituojamos, jis dirbo už mane.kai aš galiu pakeisti savo indėlį, po tam tikro dydžio, kaip nurodyta kodą produkcija keičiasi atsižvelgiant į sąnaudų.Tačiau ne darbo viršų modulis.Aš čia su mano dizaino PLZ pereiti kiaurai ir duok man žinoti, kur aš sutrikus.Jei I cant naudoti po sąlyga, what alternatyvny už tai.Man reikia generuoti impulsus to daug trukmė.Kaip aš galiu desribe uždelsimo elementai VHDL?Mano modulio išėjimo signalai yra ne vyksta ... OE, SHG, ADC_CLK.ADC_CLK mano antroji DCM (pagalbi - DCM2 - o / p CLK dvigubai įvesties CLK) produkcijos.Aš tai du kartus padauginta produkciją pirmą DCM (pagalbi - DCM6 --- o / p yra šešis kartus įvesties CLK) išvesties (clk1b20_inv).Aš šerti savo produkciją pirmą DCM kaip indėlio į antrosios DCM ....

rasti failus ir išvesties signalo failų viršų modulis<img src="http://images.elektroda.net/24_1216149047_thumb.jpg" border="0" alt=""/>

<img src="http://images.elektroda.net/29_1216149316_thumb.jpg" border="0" alt=""/>Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top