Klausimai su Sąlyginis rengimo komandų Verilog

W

walkon

Guest
Turiu 3 sub-blokų ir viršaus modulis įkelti juos su conditioanl kompiliavimo komandą, čia yra viršutinėje modulio dalys. "Apibrėžti N45TT;" Ifdef N45TT N45TT N0TT1 (į (output1.), Atsisakyti (OUTTT1).) / / ------------------------- ------------------------------------- "elsif N50TT N50TT N0TT1 (. į (output1). iš (OUTTT1)); / / ------------------------------------------ -------------------- "elsif N55TT N55TT N0TT1 (į (output1.), išvestis (OUTTT1).), vienintelis būdas, aš žinau, perjungti tarp skirtingų blokų sudarymo yra keisti `apibrėžti parametrus iš" N45TT "" N50TT "arba" N55TT ", taip viršų modulis galėtų įkelti reikiamą bloką su sąlyginio rinktiniame komandos. Dabar man reikia modeliavimo paleisti automatiškai iš N45TT N50TT, į N55TT, po to, kai sąlyga yra įvykdyta, pavyzdžiui, kaip tam tikra vertės skaitiklis, tarkim Jeigu i = 1 paleisti N45TT, i = 2 paleisti N50TT i = 3 priklausantys N55TT. Kaip aš galėčiau tai padaryti? Labai ačiū.
 
Su "padaryti" galite naudoti sąlyginį kompiliaciją tik statyti verilog failus, kuriuos norite. Taigi galima pasakyti: $ n45tt ir tada taisyklę makefile tai kaip n45tt,,: "vlog n45tt.v Or kažkas. Skaitykite apie "padaryti" dokumentaciją. Manau, kad tai gali padaryti.
 

Welcome to EDABoard.com

Sponsor

Back
Top