Klaida Amp Atsarga etapas VS.

[neter]

Spręsti visiems,

Mano klaida amp projektavimo specifikacijos yra šios:

DC gauti:> 90dB
UGB: 8MHz
Atsarga etapas:> 70 laipsniu.
C_load = 70pF

bet aš prisijungti PVO praeiti elementas (Close-loop) ir vėl simulaion, klaidos stiprintuvą
Atsarga etapas pasikeitė nuo 70 laipsnių iki 26 laipsnių.

Kaip galima daryti dizainą pakanka etapas marža (uždaryti ciklo> 60 laipsnių)?

Thanks a lot
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 

[Vamsi Mocherla]

Gerbiami neter,

A etapas skirtumas yra apie 40 laipsnių daugiau nei pakankamai su sureguliavimo į LDO su perjungimo apkrova.Jis yra stiprus sunku naudoti PVO nubyrėti tranzistorius arba labai mažas lašas ir gauna labai didelį stabilumą 60 laipsnis Atsarga etapas.Be to, ESR nuo apkrovos talpa taip pat gali nustatyti etapo maržą.

Jei bandymo stabilumą, reikia daryti kilpą gauti bandymų ir atviro ciklo bandymas, siekiant išsiaiškinti Atsarga etapas.

Tikiuosi, ši pastaba padeda

 

[jutek]

neter rašė:bet aš prisijungti PVO praeiti elementas (Close-loop) ir vėl simulaion, klaidos stiprintuvą

Atsarga etapas pasikeitė nuo 70 laipsnių iki 26 laipsnių.Kaip galima daryti dizainą pakanka etapas marža (uždaryti ciklo> 60 laipsnių)?