kitų apribojimų VHDL sintezei

[Prasanna Kumar]

Ar yra kitų apribojimų, VHDL, kurie taikomi sintezė

po sąlygą neatsižvelgiama.
apribojimai initialization vertė
apribojimai palaukti pareiškimai
apribojimai dėl daugelio vairuotojų vieną signalą

 

[nand_gates]

Vector diapazonas atranka turi būti constatnt priemonės

<= b (k dwonto 0);

Jei k yra kintama virš pareiškimas nėra synthesizable!

Daugiau informacijos rasite J. Bhaskar 's knyga VHDL gruntas

 

[btobey]

Actel buvo PDF vadinamas "Actel DTL kodavimas" su gera skirsnis apie technologijų coding nepriklausomą stilių.Jis suteikia tiek VHDL ir Verilog pavyzdžiai.

http://www.actel.com/documents/hdlcode.pdf

Dar viena puiki knyga yra Andrew Rushton's VHDL loginės Synthesis

 

[Kulprashant]

labas,
o linijos ne synthesisable.
Atributai nėra synthesisable.

With Regards,
KUL

 

[omara007]

Kulprashant rašė:

labas,

o linijos ne synthesisable.

Atributai nėra synthesisable.With Regards,

KUL

 

[dBUGGER]

Hi omara007,
Manau prashant yra kalbama apie sintezė atributus kaip RLOC tt Tie negali būti susintetintas ..

Nuoširdžiausi linkėjimai,

 

[barkha]

GEROS NUORODOS --
http://www.sunburst-design.com/papers/CummingsSNUG1999SJ_SynthMismatch.pdf
http://www.sunburst-design.com/papers/CummingsSNUG1998SJ_FSM.pdf

 

[omara007]

Buvau sintezės apie VHDL kodas gabalas ..ir previousely Aš nežinojau, kad yra tam tikrų apribojimų sintezės VHDL operatorių (mod) ..ir aš turėjau šią kodo eilutę savo failą: x mod 40 ..ir aš, kad nuo projekto kompiliatorių sakydamas, kad GM nėra synthesizable jei dešinėje pusėje subjektas negali būti parašyta kaip 2 galios klaidą!..pvz 2 ^ n ..

tai, kas geriausia iš šios UR openion guys?