L
lhlbluesky
Guest
I'm Projektuojant Konvejerinio ADC (1.5 bitų kiekviename etape), į pirmąjį etapą, manau, keista problema, kai aš jį imituoti su nuolatinės srovės šaltinio terminale vdac ir vdac-ji veikia tinkamai, tačiau kai aš pridėtinės sub -ADC (du palyginamuosius) ir Pagalbos vystymuisi komiteto (kuris generuoja vdac "ir" VPK-per produkcija sub-ADC), manau, kad lyginamuoju negali tinkamai veikti, kai išėjimo iš 01 (VIN:-Vref / 4 ~ Vref / 4) , tačiau jis gali
tinkamai veikti, kai išėjimo iš 00 ir 11 labai keistai, aš nežinau, kodėl.
Manau Cload skaičiavimas nėra teisingas, bet kai aš galiu pakeisti Cload skirtingų vertę, todėl išlaiko nepakitę; tikrai labai keistai;
Be to, phi1 ir phi2 yra dviejų fazių ne overlaped, kaip teikti laikrodžio signalas Sub-ADC ir DAC? phi1 (atrankos etapas) sub-ADC ir phi2 (laikykite etapas) dėl PPK, tai ši teisė?
ir kaip sumažinti DAC vėlavimas?
tinkamai veikti, kai išėjimo iš 00 ir 11 labai keistai, aš nežinau, kodėl.
Manau Cload skaičiavimas nėra teisingas, bet kai aš galiu pakeisti Cload skirtingų vertę, todėl išlaiko nepakitę; tikrai labai keistai;
Be to, phi1 ir phi2 yra dviejų fazių ne overlaped, kaip teikti laikrodžio signalas Sub-ADC ir DAC? phi1 (atrankos etapas) sub-ADC ir phi2 (laikykite etapas) dėl PPK, tai ši teisė?
ir kaip sumažinti DAC vėlavimas?