keistą elgesį valstybės mašina VHDL

[pejotr]

Šį kodą, kuris yra gerai žinomas 2 procesų Būsenų, jei aš komentarą liniją ", jei rising_edge (KK), tada" atitinkamas "pabaigos, jei ir pašalinti e0 proceso CK nuo jautrumo ÓÐÉÓËÁ ÒÁÓÓÙÌËÉ keletą keistų rezultatų, kodėl? [Kodas] biblioteka ieee, naudoti ieee.numeric_std.all naudoti IEEE.std_logic_1164.all naudojimas work.binary_converters_pack.all subjektas operacija yra bendrinis (n natūralus: = 8); uostas (M, Q: std_logic_vector (n -1 downto 0); RDY, CK: std_logic; geba: iš std_logic_vector (n-1 downto 0); BSY: iš std_logic); operacijos pabaigos subjektas operacija; architektūra operation_arch tipo state_type yra (S0, S1); signalas kaip res0: std_logic_vector (n-1 downto 0) signalas a0, Q0 M0: Unsigned (n-1 downto 0); signalas current_state, next_state: state_type; pradėti e0: procesas (CK current_state) pradėti, jei rising_edge (KK) tada i 0-6 kilpa a0 (i +1)

 

[FvM]

Tu negali pasakyti, ką turite galvoje absurdišką rezultatą ... Tačiau, jūs turite supakuoti tam tikrą kodą į paprastai asinchroninis valstybinės mašinos (byla Dabartinė ..), kad nebuvo nieko bendra su valstybės įrenginiais. Tiek, kiek tai nėra iš tikrųjų valstybės aparatas problema. Tikroji problema yra ta, kad pamainomis viduje linijos veikia tik sinchroninio proceso laikrodis.