kas yra "silpna" prasme?

[dechenxu]

VHDL langguage std_logic tipas turi 9 narių, įskaitant "silpna aukštos", "silpna nežinomas", "silpna mažas", ir tt Ir i dont žinoti skirtumus tarp "silpnas aukštos" ir "verčia aukštas", "silpna mažas" ir "verčia mažas", "silpnas nežinoma" ir "verčia nežinoma". Ar kas nors man padėti? ačiū! dechenxu [color = red] [/color]

 

[revanth]

Sveiki, skaitmeninio dizaino, mes turime logika valstybių {1,0, Z, X}, kurios atitinka {5V, 0V, Z (1,8-3), prieš}. std_logic, mes vertės (1,5-2,2) prieš aiškinti kaip silpna nulio. pats paaiškinimas taip kiti taip pat. mes paprastai susiduria šių logika, tik tada, kai esate darbo kai ryšio grandinių. kitur, kur standartas {1,0, Z, X} pakaks. tegul žino mus, gausite daugiau sužinoti. "Mėgautis savo darbą"

 

[dechenxu]

Ačiū, revanth!

 

[Iouri]

ALOS nepamiršti, jei jūs syntizable modulis. ten yra toks dalykas kaip savaitę, tik 1, 0, Z gali būti išvesti, taip pat galite skaityti "Z" - atgal