Kas yra neigiamas riba pakeista iš 0?

[wls]

Sveiki. Aš naudoju VCS paleisti modeliavimas su backannotate SDF vartų ir gavo pranešimą reikalaujama + neg_tchk. Aš tada pridėkite + neg_tchk mano testbench scenarijų, tačiau gavo "SDF Įspėjimas: neigiama riba pakeista iš 0". Aš patikrinti verilog modulio YCDF5, ir ji turi $ setuphold statyti jame. Neturėtų, ji gali valdyti neigiamas sąrankos? ******** SDF klaida pavyzdžiui tb_top.dut.y_reg_0_ modulis YCDF5:. / Alumimos_se.sdf: 453, SDF Klaida: Neigiamas SETUP poreikius + neg_tchk, pakeista iš 0 ******** SDF įspėjimas, pavyzdžiui tb_top.dut.y_reg_0_ modulis YCDF5: / alu_se.sdf: 453, SDF Įspėjimas: Neigiamas riba pakeista iš 0, naudoti $ setuphold Verilog šaltinį. SDF Įspėjimas pavyzdžiui tb_top.dut.y_reg_0_ modulis YCDF5: / alu_se.sdf: 456, SDF Įspėjimas: Neigiamas riba pakeista iš 0, naudokite $ setuphold Verilog šaltinį. SDF Įspėjimas pavyzdžiui, tb_top.dut.y_reg_1_ modulis YCDF5:

 

[woodyplum]

Pakeisti iš 0 neigiamas riba turėtų būti saugus grandinės projektavimo, kol ji sukels neatitikimas tarp STM ir VCS, jei jūs naudojate setupholod laiko patikrinti savo modelį ir įjungti negchek (ar kaip tai vcs manuan) jungiklis, ji turėtų būti annanotated.

 

[wls]

Sveiki woodyplum. Kaip galime būti tikri, kad neigiamas limitas arba neigiamas setup / laikykite saugiai pasirašyti projektavimo modeliavimas. Kad kai dalykas, kad aš bando rasti atsakymą? Ar yra bet mėginio kodą, šių bandymų atveju ir padeda patikrinti, ar jis yra saugus? Kas gali sukelti neigiamas riba? Linkėjimai.