Kas yra klaida šiame VHDL kodas?

[lzh08]

- fdiv_even. VHD
LIBRARY IEEE;
NAUDOTI ieee.std_logic_1164.all;

paketas fdiv_even YRA
funkcija div_even (ClkIn: in std_logic)
grįžti std_logic;
pabaigoje

paketas kūno fdiv_even YRA
SIGNAL Clk: std_logic;
funkcija div_even (ClkIn: in std_logic)
grįžti std_logic yra
BEGIN
Procesas (ClkIn)
BEGIN
JEI ClkIn'event IR ClkIn = '1 ', tada
Clk <= ne Clk;
END IF;
END PROCESS;
ClkOut <= Clk;

END;

- fdiv_even. VHD
LIBRARY IEEE;
NAUDOTI ieee.std_logic_1164.all;
naudoti work.fdiv_even.all;

subjektas div_top yra
uostas
(
ClkIn: in std_logic;
ClkOut: iš std_logic
)
pabaigoje

Architektūra veiksmų div_top yra

procesas (ClkIn)
pradėti
ClkOut <= div_even (ClkIn);
galutinio proceso;
pabaigoje

 

[tkbits]

Ar šį sintezės arba modeliavimo?

Aš ne nustemba, jei sintezėje įrankis atsisakė sintezuoja šį kodą.

 

[Kukaz]

paketas kūno fdiv_even YRA
SIGNAL Clk: std_logic - SIGNAL deklaracija negali būti čia
funkcija div_even (ClkIn: in std_logic)
grįžti std_logic yra

- Kintantys deklaracija ČIA
- Ir kintamojo RETURN, pavyzdžiui, ClkOut!

BEGIN

Procesas (ClkIn) - tik eilinis parodos ...

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />

(
BEGIN
JEI ClkIn'event IR ClkIn = '1 ', tada
Clk <= ne Clk;
END IF;
END PROCESS;

ClkOut <= Clk;
- Grįžti funkcija rezultatas ČIA
- Pavyzdžiui, grįžti ClkOut
END;