kas yra atidėti cells.when jie naudojami ASIC Flow.

[pandit_vlsi]

labas
Kas yra vėlavimas cells.when jie naudojami ASIC flow?.
kodėl mes dont naudoti juos sintezė etape?.linkėjimai,
Pandit.

 

[au_sun]

Delay elementai yra naudojami įterpiant vėluoja Laikydami kartą pažeidė kelių Inorder nustatyti turėti pažeidimus.

Paprastai jie yra įtraukiami į ASIC dizainą po maršrutų, nustatyti turėti pažeidimų.

 

[pandit_vlsi]

kaip jie skiriasi nuo bet normall ląsteles.

 

[au_sun]

Transistor langelio schema normalus buferis elementų ir kad vėlavimas ląstelė skiriasi taip, kad vėlavimas ląstelė turės nuolatinį vėlavimą.