Kas vėlinimas tarp seq stat naudojant kintamąjį?

[xtcx]

Hi everybody!, Kad tai, pavyzdžiui,
Procesas (CLK) IS
Variable, b, c: STD_LOGIC;
BEGIN
JEI RISING_EDGE (CLK) THEN
: = '1 ';
b: = Not ();
c: = a arba b;
END IF;
END PROCESS;
Aukščiau pareiškimus turėtų būti vykdomas iš eilės, nes deklaracija tipo kintamąjį.Kiek laiko \ laikrodis cylces ji imasi dėl kito pareiškimai būtų įvykdytas vienas po kito? ... Ar tai vidaus vėlavimą į flipflop?.

 

[Engineer_Bob]

nulis

 

[xtcx]

Bet jis paleidžia vieną po kito.Taigi reikia laiko skirtumas, o gal vidaus latentinis [/ code]

 

[FVM]

Citata:

Bet jis paleidžia vieną po kito

 

[xtcx]

Citata:

Į pavyzdyje ne logika ar flipflops yra susintetintas ne visi,

 

[Pongetti]

Jūsų kintamųjų reikšmės nėra varomas visas žaliavas.Todėl jie yra pastoviomis vertėmis.Kai tai susintetintas, galutinis rezultatas bus toks, kad ir C yra laidus prijungtas prie elektros, b yra viela sujungta su žeme.Tai tas pats, tarsi būtumėte tiesiog parašyta: = '1 '; b: = '0'; c: = '1 ';

Tęsiamas, jūs faktiškai nėra vairuotojo bet su šių kintamųjų produkcija.Visas šis procesas būtų ignoruojamas sudarytojas, lyg jūs niekada nebuvo parašyta ji.

Galiausiai, kintamieji yra saugomi ne visur (nors galima naudoti juos kurti saugojimas).Procesai ir rodikliai abstrakčiai aprašyti nuo grandinės, ką jūs iš tiesų gauname iš sintezė gali visiškai priklauso nuo konteksto, kad jūs naudojate juos in struktūra

Norėčiau daugiau konkretumo, o tai 4 ryto čia.VHDL gali atrodyti kaip bet kuri kita programavimo kalba, bet tai labai labai skiriasi visame pasaulyje.IMO tai negali būti ir nėra pabrėžė pradedantiesiems pakankamai.

 

[xtcx]

Citata:

Galutinis rezultatas bus toks, kad ir C yra laidus prijungtas prie elektros, b yra viela sujungta su žeme.
Tai tas pats, tarsi būtumėte tiesiog parašyta: = '1 '; b: = '0'; c: = '1 '

 

[Pongetti]

Yra didelis skirtumas tarp šių dviejų grandines.

Visų pirma, kintamasis nėra lygus vietos saugojimui.Nuoseklusis procesas nėra lygus nuoseklusis jungimas.Procesas abstrakčiai aprašyti logikos funkcija.Tradicinių programavimo jums duoti kompiuteryje nustatyti serijos instrukcijas gauti vykdomi eilės tvarka vienas po vieną.Su VHDL procesas jums yra aprašomas loginės funkcijos ir sintezatorius pavaizduota visa tai atlikti ir parengti grandinė, kurios suteiks jums to paties galutinio rezultato.Nuoseklusis pareiškimus apibrėžti logikos tvarka, tačiau galų gale viskas būtų vykdomi tuo pačiu metu.

Permainos, VHDL yra nuosavybė, kurioje, jei yra galimas kelias į jūsų procesas, kai jūs negalite nustatyti kintamojo arba signalo vertę, kaip ji mano, kad kintamasis / signalas tampa jo ankstesnės vertės.Kad būtų pasiekti šio aparatūros reikia sukurti atminties.

Ignoravimas optimizavimas kalbėjo apie pirmiau (Jūs vis dar nevairuoja bet su vienu grandinės galia), savo pirmajame pavyzdyje jūs tiesiog gauti konstanta "10.011.010" signalo.Nėra būdų, kur data_stack nėra nustatyti.

Antrajame pavyzdyje gausite už data_stack užsiregistruoti.Yra keliai čia, kur jūsų kintamasis nėra pateikta vertė.It doesn't look like it, bet yra.Turite rising_edge (CLK), kuris reiškia, kad jums nedavė data_stack vertė imtis tokios būklės, kad rising_edge (CLK), yra klaidinga patikrinti.Todėl daro išvadą, atminties.

Taigi, kaip matote, kintamasis nėra lygus saugojimas, tai, kaip jūs naudojate, kad ji daro išvadą, saugojimas.

Jeigu jūs pridedate antroji linija, todėl jūs turite
data_stack: = data_stack incr_val;
data_stack: = ne (data_stack);

Jis nebus nustatė data_stack registruotis data_stack vertė incr_val, tada pastatyti jį iš naujo, nes ne (data_stack).Ką jis darys tai įdiegti taip, lyg būtumėte raštu
data_stack: = ne (data_stack incr_val);

Jei norite daugiau sužinoti apie tarp to, ką rašote ir ką jums aš asmeniškai rekomenduoti, "RTL Hardware Design Naudojant VHDL: Kodai veiksmingumo, perkeliamumo ir mastelio ryšys" pagal Pong p. Chu.Esu tik vidutinio lygio savimi, daugiau knygų, nei žinių, patirties ir tai yra tikrai tik knyga I've ever read.

 

[xtcx]

Didžiosios paaiškinimas .... I got it .... Thank you very much "Pongetti ".... Aš ką tik gavo pranešimą apie šios knygos apžvalga ir I'm gonna kad jis šiandien arba kiek įmanoma anksčiau, nors kaina yra kietas bent $ 99 at Amazon ... Bet kokiu atveju verta mokytis .... Taip pat prašome suteikti paramą, kai mes pradedantiesiems stuck up ... Thanks again ....

 

[Pongetti]

$ 99 yra labai kietas.EBook, atrodo, yra visos Interneto nors.I don't like to go out of my way skatinti vogti, kad aš jums ieškoti patys, bet už 99 $ jo nice to know you're getting what you want.

Neigiamas į šią knygą, yra ta, kad jis ignoruoja visus, bet ne synthesizable kodas, todėl jums gyvenimą, nebus visiškai baigti, bet po to aš rasiu ji buvo gerai jungiantis kodus, sintezės ir gamybos manote, kaip jūs kuriate grandinė o ne programavimo kodą.

 

[xtcx]

Citata:

bet ignoruoja ne synthesizable kodas

 

[muralicrl]

Hello friend,

Priskirti nuo 1 iki "" nuo didėjančios krašto, ji užima vieną duomenų blokavimo delsimas
Norėdami invertuotąjį "" Tai mano vienas loginio elemento vėlinimo
Norėdami sužinoti ar loginės ji yra vienos loginės išvados laikas.

Tikrai jis įveda vėluojama.Norėdami sužinoti tikslią delsimo, eiti kiaurai prietaisas lape.Gerai

If u reikia daugiau informacijos, susisiekite su manimi,

Linkėjimai,
N. Muralidhara
MSRS, BEL Bangalore

 

[xtcx]

Ačiū mielasis bičiulis, sieksiu, kad ... Ok galėtų man padėti gauti teisingą atsakymą, už tai ?.... kad aš norėčiau trumpą IO linija vieną įtaisą su kitu per FPGA, tada rašau kodas,

Subjektas
.
Architektūra
.
Pradėti
<= b; - Noriu pereiti indėlis B;
pabaiga

Esant tokiam scenarijui, visi I just do it tai trumpas.Bet aš manau, kad tai trumpas yra nepaliesti FPGA laikrodis ir jo nuolatinė logika.Mano abejonės, yra tai, kad nebūtų ten bus trumpas vidaus nedelsiant pasakyti apie buferio skląsčiu indėlį per IOB ?..... Taigi, dauginti išėjimo uždelsimo laikas (PIN-PIN) buferis Relės laiko priduria viso timming kai su PIN pakeitimų teisę ?..... Ar mano pareiškimas teisingas? ... Taigi, niekada vienodo valstybės fizinis trumpų PCB, teisė ?.... Ačiū

 

[tkbits]

Nėra skląsčiu laikas.

Yra dauginti vėlavimas perduoti signalą per tiek įvesties ir išvesties buferį.

Jūs galite paklausti ir laiko ataskaitas įranga pamatyti, ką jūsų numatomą vėlavimo.