Kas gali pasakyti kaip kurti atminties?

[CNZ]

kas gali man padėti?

Ar galite man papasakoti, kaip dizainas atminties rūšis, pvz SDRAM arba dramas?

ačiū!

 

[snaityma]

CNZ rašė:

kas gali man padėti?Ar galite man papasakoti, kaip dizainas atminties rūšis, pvz SDRAM arba dramas?ačiū!

 

[tlihu]

Check out this site

h ** p: / / cmosedu.com/jbaker/courses/ee5497 /

yra keletas atminties dizainas vadovėliai.

Sėkmės.

 

[CNZ]

Thanks a lot!

Noriu sužinoti, ar tam liejimo pardavėjai gali pasiūlyti atminties micracell ir
kaip imituoti atminties?PS: aš tik noriu žinoti, kaip dizainas ROM ir RAM, 8.051!

Thanks again!

 

[jk]

Tikrai - daug liejyklos yra atminties generatorių, bet paprastai jie tiesiog siūlome Jums sukurti paklausos macrocell.Daugeliu atvejų galite sukurti VHDL arba Verilog-modelis atminties, kad galite naudoti treniruoklius.Kai pasiūlyti keletą įrankių gauti pirmą įspūdį plotas, elektros energijos suvartojimas ir tt

 

[CNZ]

Tačiau, kaip pridėti tiesa atidėti šio VHDL (arba verilog) memeory modelis?

 

[mutoucanada]

apsilankykite www.opencores.org.

 

[CNZ]

kur

 

[icnewer]

tlihu rašė:

Check out this siteh ** p: / / cmosedu.com/jbaker/courses/ee5497 /yra keletas atminties dizainas vadovėliai.Sėkmės.

 

[sunjimmy]

Labas,

Faktiškai atmintis yra grynai analoginius (ar tranzistorius) lygio dizainas.Delsimas parametrų mačiau Verilog modelis kilęs iš Spice modeliavimas su realiais grandinės netlist plius kai parazitinės RC elementai.Taigi nėra jokios prasmės pridėti bet pats vėlavimas bet verilog atminties pateiktą pavyzdį IP pardavėjai / foundary.Jei esate įdomu atminties dizainas, galite kreiptis į šias knygas Jūsų nuoroda

1.CMOS Memory Circuits
Iki Tegze p. Haraszti
Kluwer Academic Publisher 2000

2.VLSI Memory Chip Design
Iki Kiyoo Itoh
Springer 2.001

Hope it helps

 

[cyrabbit]

sunjimmy rašė:

Labas,Faktiškai atmintis yra grynai analoginius (ar tranzistorius) lygio dizainas.
Delsimas parametrų mačiau Verilog modelis kilęs iš Spice modeliavimas su realiais grandinės netlist plius kai parazitinės RC elementai.
Taigi nėra jokios prasmės pridėti bet pats vėlavimas bet verilog atminties pateiktą pavyzdį IP pardavėjai / foundary.
Jei esate įdomu atminties dizainas, galite kreiptis į šias knygas Jūsų nuoroda1.
CMOS Memory Circuits

Iki Tegze p. Haraszti

Kluwer Academic Publisher 20002.
VLSI Memory Chip Design

Iki Kiyoo Itoh

Springer 2.001Hope it helps