Kaip užkirsti kelią steigti ir turėti pažeidimą

P

phutanesv

Guest
Hai Dudes,

Kokios idėjos ar prevencijos diegimo ir palaikykite.

Pasakykite kaip pionts.phutane

 
Nustatyti sąranka laikas:
WLL tai nėra paprasta, tačiau ką tik paprašė kulka taškų, norėčiau
1.Įsitikinkite, kad turite teisę apribojimus (v.imp)
2.Įsitikinkite, kad teisingai nustatyti flase naršymo keliai ir multicycle takai
3.Mobilaus naujo dydžio gali nustatyti tuos kelis iš
4.Padaryti daugiau floorplans į aviod papildomų spūsčių PNR
5.Galite pipeliing galimybes savo RTL bloko, kuris suteikia įdiegimo problemoms
6.Pabandykite perkelti logika aplink FLOPS savo RTL
7.Kurį laiką vieną registrą, gali būti perkrautos, galite lygiagretinimas registrus siekiant sumažinti pakrovimo ir hecne pagerinti vėlavimas kritiniame kelyje
8.Ištrauka paraleles į savo bendrosios architektūros ir atlikite RTL.
9.RTL kodavimo stilius gali labai paveikti kritinis kelias, įsitikinkite, kad naudojate patyręs dizaineris už šią užduotį.

nustatyti saugojimo laikas:
1.Padidinti rajone, o floorplanning, bendrosios kuri rengia pažeidimų, kad PNR įrankiai gali pateikti turėti buferius
2.Įsitikinkite, kad jūsų suvaržymai Gerai.

Hope jie padeda,
Kr,
Avi
http://www.vlsiip.com

 
Sveiki avmit,

Ačiū už gražų ir išsamiai nustatyti įdiegimo ir palaikykite.

net ir tai nustato pažeidimą

Sumažinti Combo logika vėlavimo
padalijimo Combo logika
įgyvendinimo pipelining
naudojant syncnoiser
naudojant buferio įterpimas

dėl nustatymo

ir palaikykite
pridėti vėlavimas įvesties prievadų
koreguojant clock speed

tikiuosi, kad tai taip pat yra gerų idėjų

phutane

 

Welcome to EDABoard.com

Sponsor

Back
Top