kaip tai postsimulation?

[mic_huhu]

kaip tai po modeliavimas po sintezė naudojant projektavimo kompiliatorių?

Ačiū iš anksto!

 

[omid219]

Dizainas Kompiliatorius yra apibendrintas priemonė nėra simuliatorius.Jūs suvestinis savo dizaino ir DC generuoti Netlist ir SDF (standartinis vėlavimo formato failas).Tada komentuoti šį laiką failą simuliatorius kaip NC-Sim ir patikrinti laiko
ir funkcionalumą.

 

[mediatek]

priklauso nuo jūsų Kompiliavimo
po DC, jūs turėtumėte gauti Netlist
naudoti MN (pvz. Apollon) sugeneruoti SDF
tada pridėkite šią SDF savo kompiliatorių scenarijų
(pvz.: į VCS pridėti
"$ sdf_annotate" a.sdo ", pattern.chip," SDF.
istorija "," TOOL_CONTROL "......"
Jūsų testbench
nuoroda VCS / NC vartotojo vadove)

naudoti modeliavimo įrankis stebėti signalo (kaip RTL sim)

 

[AlexWan]

Sveiki, mic_huhu

Post-modeliavimas yra po "P & R.
Pre-modeliavimas yra po sintezę.

 

[mic_huhu]

Ačiū. Visiems.

bet noriu žinoti kaip tai daryti simulatio po sintezė naudojant ModelSim.

 

[akp494]

Max mic_huhu

Čia yra taip, kaip tai padaryti.Aš darant savo testbench kodas yra verilog čia.

Tarkime, kad jūsų dut aukščiausio lygio vadinamas rtl_top.

modulis rtl_top (.....);
.....
endmodule

Jums gali sintezuojami pirmiau modulis naudojant Synopsys-DC.
Dabar gausite Netlist, kuris atitinka.Pasistenkite, kad pas "SDF" failą, kad Netlist.

Dabar jūsų testcase atlikite šiuos veiksmus.

modulis testcase ()

rtl_top dut (....) / / instancijos aukščiausio lygio Netlist

pradinis pradėti
$ sdf_annotate ( "rtl_top.sdf" dut);
/ / čia aš darant SDF yra šiame kataloge.
pabaiga
endmodule

Dabar galite imituoti testcase () modulis naudojant ModelSim.

Hope this helps.

 

[spauls]

Max AKP,
Jūs tai vartai Sim,
Paprastai po sintezė
Išankstinis išplanuoti šimtą ir po išdėstymo STA daroma.

 

[mic_huhu]

Ačiū,

I get it.

Problema yra, nes Mano Modelssim 's vesion.

 

[akp494]

Max Spauls
Taip, aš tai vartai lygio modeliavimas.
STA yra statistikos Laiko patikrinti.
Gate lygio Sims yra dinamiškos laiko patikrinimai kartu su funkcija

 

[funzero]

DesignCompiler parašyti SDF, ir naudoti jį atgal anotaciją.

 

[mic_huhu]

kodėl aš naudoju notimingchecks, rezultatas yra ok.
bet aš išjungti notimingchecks. rezultatas yra neteisingas.
kodėl?

galėtų naudotis galimybe notimingchecks į postsynthesis?

Ačiū iš anksto!

 

[niko_zhang]

1.notimingcheck: ne tikrina setup / praleisti laiką violatation
2.nospecify: išjungti nustatyti laiką