Kaip sukurti rėmo aptinka grandinė VHDL

[davidlan]

Hi.All!Can anybody tell me HOW TO FIND OUT rėmo kodą, 6 baitų, nuo 77MHz, 8 bitų lygiagretus duomenų srautams, kurie neturi sąjungininkų.Wolałbym apreciate kodą.

<img src="http://www.edaboard.com/images/smiles/icon_eek.gif" alt="Shocked" border="0" />

 

[lucbra]

Padaryti Registruokitės 6 baitų pločio (ar net daugiau), ir palyginkite su sync.Kai tik jūs turite atitikti, galite sinchronizuoti.

 

[ddt694]

Xilinx ir tiek altera turi nuoroda dizainas, jūs galite ieškoti jų internete.

 

[cd505]

padaryti SHIFT raj.

 

[davidlan]

Manau, kad nereikia naudoti Registruokitės 6 baitų pločio, nes ji naudojama per daug išteklių, kad man.ačiū "ddt694" Aš paieška.

 

[AlexK]

Gauta www.opencores.org.Čia Jūs rasite cam exampoles iš E1/T1 framer į VHDL.Gali būti kad jums padėsime.