kaip sukurti didesnę N PLL Synthesizer.

[chmhero]

dizainas intege N sintezatorius.

nuoroda laikrodis 50K
bandwidth 5kHz (didelis BŽŪP mikroschema).
N = 1000 punktą

I rinkinys ICP į 5uA, SB man nuotėkio srovė yra tiek daug, ir nuotėkio Curren sukurs atšaka, kaip apskaičiuoti atšaka?kaip kurti mažiau atšaka PLL.

bet patarimai yra laukiami.

 

[chmhero]

kas gali man padėti?ačiū.

 

[Joestar]

nonideal poveikis Charge Pump gaminti Spurs, paprastai harmoningą ir palyginti frequency.the efektyvia priemone siekiant sumažinti Spurs yra pašalinti arba sumažinti nonidealities.
chmhero rašė:

dizainas intege N sintezatorius.nuoroda laikrodis 50K

bandwidth 5kHz (didelis BŽŪP mikroschema).

N = 1000 punktąI rinkinys ICP į 5uA, SB man nuotėkio srovė yra tiek daug, ir nuotėkio Curren sukurs atšaka, kaip apskaičiuoti atšaka?
kaip kurti mažiau atšaka PLL.bet patarimai yra laukiami.

 

[hackjiang]

You'd better reguliuoti srauto filtravimo atšaka.Perfect Charge Pump ne egzistuoja!

 

[selina_wch]

N = 1000 yra labai dideli CPPLL, ir juostos plotį, yra toks mažas, kad VCO Triukšmo įnašas yra per didelis.CPPLL nėra geras sprendimas tokio sintezatorius.AMS gali būti labiau naudingas.

 

[chmhero]

Atsiprašome, PLL yra laikrodžio daugiklis.kaip 9.883 LPD arba ICS1523.
Abiem lustas turi išorės komponentą (BŽŪP ir res).Aš ieškau idėjos iki t išvengti išorinių elementų.

 

[selina_wch]

chmhero:

Aš atsiprašau pasakyti, kad tai yra neįmanoma išvengti išorinių elementų.

Selina

 

[eric_ec_chen]

Hi Chmhero,
Į e-knyga "CMOS PLL Synthesizer: analizė ir projektavimas" 5 skyriuje galite rasti didelio N PLL tirpalas.

 

[paladinzlp]

Jūs galite sumažinti kvco grindžiami gera struktūrą, tada jūs galite padidinti ir sumažinti PMS atšaka.

 

[buckaroo]

paladinzlp rašė:

Jūs galite sumažinti kvco grindžiami gera struktūrą, tada jūs galite padidinti ir sumažinti PMS atšaka.