Kaip rasti Neteisingų kelio projektavimas.

[vipulsinha]

Hi Guys

Mes jau žinant klaidingą kelią ir savo pobūdį, tačiau aš esu supainiotas, kaip nustatyti neteisingą kelią dizainą pasakyti 100 moduliai.Mes žinome, kad klaidingas kelias kaip defination kad tai kelias, kuris niekada vykdomas arba sanitisized šiol ji nėra įtraukta į šimtą.Bet milijonų dolerių vertės klausimas, jei tas dizainas yra tikrai didelis, kaip galima viena ji taip pavadinti ją sintezė.I wanna know veiksmus vadovaujamasi pramonė.Aš labai vertiname jūsų pastabas ir pls do įkelti kai atitinkama medžiaga arba bet kuriuo atveju tyrimas

Thanks in advance
VIPS

 

[rsrinivas]

Duosiu paprastą pavyzdį.
kelias neįtraukiamos dėl laiko skaičiavimas yra klaidingas kelias.
ir turi daug galimybių valdyti tai, kaip sako naujo.
kai u nustatyta klaidinga keliu,
set_false_path-per Reset
visus kelius, kurie atsiranda kaip iš naujo projektuoti, yra laikomi klaidingą kelių kitų neteisingus kelius, pvz kombinacyjnych kilpos gali būti aptikta per DC (arba bet koks), ir pažymėtas kaip neteisingus kelius.

 

[vipulsinha]

Labas
Klausimas, kaip rasti FALSE katalogą ...Kas jums sakė, kad jei jūs radote Fath / analizuojamos kelias yra klaidingas, galite paskelbti ją SET_FALSE_PATH pagal reikšminį žodį, bet klausimas lieka tas pats, kaip nustatyti, pirma, kad kelias yra klaidingas kelias ...tada paskelbti ją su SET_FALSE_PATH deklaracija.

 

[rameshsuthapalli]

HI

Visų pirma jums reikia's skaičiuoti laiką analizės įrankis nekuriant neteisingus paths.then įrankis pranešimą apie pažeidimus, kurie yra labai didelis pažeidimas.Tada turite kelias corelate jį su projektavimo Spec oras jums reikia, kad kelias atitiktų laiką R not.then gausite visus neteisingus kelius.
UR dizaineris duos kai kurie klaidingai takai apkrova šių būdų Frist kitų Išminčius jums reikia su dideliais jokių pažeidimų.linkėjimai,
ramesh.s

 

[Adam.Yakuvitz]

Jūs nebūtinai turite nustatyti visus galimus neteisingus linijų projektavimo ir išjungti ją iš savo laiko ataskaitas.Vienas iš būdų yra tiesiog kritiškai pažvelgti į savo takus ir spręsti jas palaipsniui.Kita vertus, jei jau esate susitikimo laiką jūsų projektavimas be klaidingą kelio apribojimų, tada jūs should'nt nerimauti ji.Tačiau, žinoma, galima optimizuoti projektavimo geriau svarsto klaidingų takai.

Pramonė artėja su įrankiais, kad auto-generuoti klaidingas keliai remiasi formalios metodai.Vienas tokių gaminių yra Conformal saitas dizaineris (CCD), kad atrodo jūsų laiko ataskaitą ir patvirtina, ar jūsų kritiškai takai yra klaidingi ar ne.Šis būdas klaidingas keliai bus išjungtas jūsų STA ir dėl to SDC's (su papildomais FP) gali būti naudojami siekiant daugiau optimalaus projektavimo geriau laiko pabaigos.

Štai lape...
http://www.cadence.com/datasheets/encounter_conformal_CD_ds.pdf

--
Ay

 

[zea505]

Dauguma SOC dizaino priimti magistralių architektūra prijungti modulius.Visi duomenų srautas yra išsiunčiami autobusu handler, todėl laiko maršrutas tarp modulių yra izoliuoti.Taigi, kai jūs galite valdyti klaidingą takai viduje modulio ir modulio sąsaja yra nieko nerimauti.Tačiau, jei kalbame apie kelius tarp skirtingų laikrodžio domenai, turite imtis papildomų atsargumo.