Kaip patikrinti modulis nedelsiant.

E

EDA_hg81

Guest
Kaip galiu patikrinti signalo vėlavimą modulis parašyta VHDL, jeigu aš neturiu skaičiuoti modeliavimas?

Ačiū.

 
Laiko analizę savo sintezė įrankis turėtų patikrinti prieš esamą laiko apribojimų.Ir pranešti rezultatus.

 
Vienas klausimas:

Jei "if (), tada" planuoja sukurti vieną parą atidėti viduje procese?

Jei tai tiesa, galiu tikėtis kiek "if (), tada" yra įdėtos vidinis procesas sprendžiant išvesties duomenų žr.

Ačiū.

 
Kaip FVM sakė, turite paleisti STA if you dont norite paleisti savo modeliavimas.

Jei turite RTL dizainas, bandykite atstovauti prie aparatūros. Ty kaip ji atrodo, naudojant standartinę ląstelių ir pamėginti apskaičiuoti uždelsimą žiūrint į bibliotekos failo.Bet tai yra nerealus dalykas, nes jūs turite žinoti, kiek yra visas signalus ir u apkrova turi pridėti kai viela nedelsiant kaip well.This metodas yra tik įstatymų.

u wanna tiksliai vėlavimą, ir turi eiti už šimtą.Negavus jokių kitų pastabų iš kitų, yra sveikintinas

 

Welcome to EDABoard.com

Sponsor

Back
Top