Kaip parašyti VPK

[Kun]

Can anyone tell me kaip rašyti paprasta
VPK VHDL

Žinau, kad padėtų apie Prašome ~ ~ ~

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />penktadienis pateko į ranką

Tuo tarpu aš tryiing save per daug

jei tai Verilog modulis
kaip padengti su VHDL
kas Prašome ~ ~

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying or Very sad" border="0" />modulis DAC (DACout, DACin, CLK, Reset);
produkcija DACout;
reg DACout;
Input Clk;
input Reset;

reg [ 'MSBI 2:0] DeltaAdder;
reg [ 'MSBI 2:0] SigmaAdder;
reg [ 'MSBI 2:0] SigmaLatch;
reg [ 'MSBI 2:0] DeltaB;

visada @ (SigmaLatch) DeltaB - (SigmaLatch [ 'MSBI 2], SIgmaLatch [' MSBI 2]) <<( "MSBI 1);

visada @ (DACin arba DelataB) DeltaAdder = DACin DeltaB;

visada @ (DelaAdder arba SigmaLatch) SigmalAdder = DeltaAdder SigmaLaych;

visada @ (posedge Clk arba posedge Reset)

pradėti
IF (Reset)
pradėti
SigmaLatch <= # 1 1'b1 <<( "MSBI 1);
DACout <= # 1 1'b0;
pabaiga
kitas
pradėti
SigmaLatch <== # 1 SigmaAdder;
DACout <= # 1 SigmaLatch [ 'MSBI 2];
pabaiga
pabaiga
endmodule

 

[echo47]

Nežinau, kaip konvertuoti Verilog į VHDL, bet kodas Jūs rodomas nebus darbe dėl rašybos klaidų.
Originalus modulis yra Xilinx Application Note 154 "virtex Synthesizable delta-sigma DAC":
http://www.xilinx.com/bvdocs/appnotes/xapp154.pdf

Gal kas nors padės paversti jį į VHDL.