Kaip parašyti vienetinio impulso kodas (verilog)?

[dd2001]

Labas,

Aš nežinau, kaip rašyti verilog kodas generuoti vienetinio impulso?

Kiekvienas gali padėti?

 

[Al Farouk]

Šis kodas ir buvo parašyta, kad veikia kaip skaitmeninis mono stabili, tačiau jis VHDL kodavimo, Tikiuosi, kad jis gali padėti
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 

[jelydonut]

Nežinau, ką jūsų klausia ..bet Theres šį ..

dalykas yra didelės vyksta perėjimas, kuris sukuria oneshot pulsy tuo pačiu metu ..reg thing_dly;

viela pulsy;
priskirti pulsy = ko & ~ thing_dly;

visada @ (posedge CLK ar posedge RST)
jei (RST)
thing_dly <= 1'b0;
kitas
thing_dly <= dalykas;Jei jūsų ieškote greitai impulso (tarkim išvalyti reg / Kombinatoryczny) jūsų kodavimo problema neteisingai ..niekada nenaudokite vartų vėlavimas ..visada yra būdų aplink jį ..tik sunku suprasti, ..

jelydonut

 

[bigrice]

Manau, kad tai, ko norite ....
/ / Verilog kodas
modulis test001 (CLK, impulso, clkout);

įvesties CLK;
įėjimo impulso;
produkcijos clkout;

reg CNT, temp;
pradinis pradėti CNT = 0;
temp = 0;
pabaiga

visada @ (posedge CLK)
jei (impulso & &! CNT) prasideda
CNT <= ~ CNT;
temperatūra <= 1;
pabaiga
else if (! impulso) prasideda
CNT <= 0;
pabaiga
kitas
temp <= 0;priskirti clkout = temp | CLK;

endmodule

 

[tom123]

Manau, kad generuoti signalo impulso privalo reikalauti, kad sukelti signalo.

geriausia reagrds
dd2001 rašė:

Labas,Aš nežinau, kaip rašyti verilog kodas generuoti vienetinio impulso?Kiekvienas gali padėti?

 

[dearjohn]

Manau, kad jokiu būdu sukurti impulso į degital CKT,
(naudoti greičiau laikrodis nėra impulso)
Manau, jums reikia kietos
ir makro -
(Delsos ląstelių, naudokite prieskonių apskaičiuoti vėluojama įvykdyti savo impulsų plotis)
tada verilog:
viela impulso, impulsiniai, pulse_want;
DLY (. out (impulsiniai). ir (impulso));
priskirti pulse_want = impulso & ~ impulsiniai;

 

[gaonkc]

Ust dviejų filp ratą ją įgyvendinti.

 

[dBUGGER]

Jūsų problema nėra labai aiški.Jei turite laikrodžio signalui, ir kad signalas, kuris, kai atvyksta turite ujawniaj tiksliai vieną impulsą, tada galima naudoti du flips FLOPS clocked pagal tą pačią parą.
O / P nuo pirmojo flip flop eina kaip indėlį į antrąjį ir išėjimas į antrą eina kaip I / p aišku, pirma, imtis o / p iš o / p nuo pirmojo flip flop, tai bus vienas ciklo impulsu.
Jūsų įjungti galima bet kuriuo ciklo plotis.Lizdas impulso bus sukurtas tik tada, kai įjungti ateis antrą kartą.Pasakykite man, jei yra aišku?

 

[elektrin]

nuo failo, galite rasti daug dizaino praktikos pavyzdžių, apima

signle impulsų kurti.nuoširdžiausi linkėjimai
dd2001 rašė:

Labas,Aš nežinau, kaip rašyti verilog kodas generuoti vienetinio impulso?Kiekvienas gali padėti?

 

[vanjan]

Ačiū!It works fine.jelydonut rašė:

Nežinau, ką jūsų klausia ..
bet Theres šį ..dalykas yra didelės vyksta perėjimas, kuris sukuria oneshot pulsy tuo pačiu metu ..reg thing_dly;viela pulsy;

priskirti pulsy = ko & ~ thing_dly;visada @ (posedge CLK ar posedge RST)

jei (RST)

thing_dly <= 1'b0;

kitas

thing_dly <= dalykas;Jei jūsų ieškote greitai impulso (tarkim išvalyti reg / Kombinatoryczny) jūsų kodavimo problema neteisingai ..
niekada nenaudokite vartų vėlavimas ..
visada yra būdų aplink jį ..
tik sunku suprasti, ..jelydonut