Kaip parašyti scenarijų sintezė

[tutx]

Hi everybody,

Sory!nes aš per kvailas klausimas, bet iš tikrųjų nežinau, kaip pradėti su sintezės priemones.Kažkas sakė man, kad aš turiu parašyti scenarijų failą, kad pradėtumėte systhesis bet nežinau kaip rašyti?

Pls Hepp man arba duok man ką nors!

 

[2heat]

Labas,

kuri sintezės priemonė jums reikia.Jei naudojate XST (Xilinx)
ar Leonardo / Tikslumas (mentorių) arba Synplify (Synplicity) jie
visi taip pat grafinis vartotojo sąsajos ...be paprastai
naudoti tcl skriptus jeigu norite rodyti juos į partijos būdas ...Jūs galite
sukurti thos tcl skriptus per gui.

Ieva

 

[wadaye]

Max tutx:

Jei jūs esate pradedantysis, geriausias būdas yra grafika ne scenarijus.Po

familary su grafinė sąsaja, galite eiti su scenarijai.

 

[HCM_bucat]

Ši knyga išmokys jus daug apie skriptus
ftopic90443.html

 

[vikasjn]

Gerai, sere, Pirmosios suprasti esmę sintezė ...gauti pagrindinę teisę į poilsį sumažės vietoje

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />

...........Kitas nuspręsti, ar ir ragina gimęs kortelės FPGA ir ASIC sintezė priemonė ....jei ir turi absoultely jokio supratimo apie tai, ką visa tai yra ...i siūlyčiau ir pradėti nuo Xilinx rinkinio ... jo laisvą ir nereikia scenarijus sintezės nors ir bus reikalingi kai kurie už varžančios gimęs dizainas, bet yra geras mokytojas į rinkinį pati kuri padės ua daug ... tada galite pradėti daryti daugiau rimti dalykai kaip scripting siekiant gimęs darbą

 

[tutx]

Dėkojame už jūsų patarimus!
Tačiau problema yra ne kurių įrankių aš pasirinko pradžioje.Tai kaip reikia daryti su įrankiais, kurie mano virėja duok man.

Mano labo, mes naudojame tik Cadence įrankiai VSLI dizainas iš ModelSim į Synopsys įrankiai.Visi jie veikia UNIX.Taigi tampa didele problema man, nes aš niekada naudojama UNIX ir kitas priemones UNIX.

Taigi ką reikia daryti dabar?

 

[HCM_bucat]

Mano nuomone, labiausiai rimtų inžinerinių prognozuojama buvo padaryta Unix pagrįstas darbo.Tai palengvina dabar pirkti pigaus ir seno kompiuterio, atsisiųsti paprastą versiją Linux ir pradėti mokytis Linux.
Linux yra vieno tipo Unix.

 

[AndyJing]

rasite scenarijai šeimininku iš projekto mokytis juos

 

[AndyJing]

nustatyti verbose 1; # 1 verbose šaltinį ir change_names komandos

nustatyti rtl_language verilog; # verilog ar VHDL šaltinis RTL

nustatyti rundc 1; # 1 pradėti nuo RTL, 0 esamų db
nustatyti rtl2pg 0; # 1 rtl ir pateikiami vartai srauto 0 rtl prie vartų

nustatyti use_clock_gating 0; # naudoti RTL Elektronų srauto apribojimas laikrodis su galios Kompiliavimo
nustatyti integrated_cell 0; # pasakoja Power Kompiliavimo naudoti integruotą CG ląstelių

nustatyti scan_ready 1; # bandymo pasirengę kaupti bus atliekami
nustatyti scan_insertion 1; # Ar sukelti nuskaitymo grandinės turi būti susiuvami
nustatyti numscanchains 4; # skaičius nuskaitymo grandines, kurios turi būti įgyvendintos

nustatyti itin 0; # Įjungti DC Ultra (reikalinga licencija)
nustatyti use_physopt 0; # Įjungti PhysOpt komandos
nustatyti use_boundary_opt 0; # Įjungti krašto optimizavimas
nustatyti force_wireload 0; # Naudokite mygtuką Viela apkrovos modelis
nustatyti priploti 0; # Pašalinti visus hierarchijos nuo dizaino

nustatyti clk_period 5,5; # Tikslinė laikrodis laikotarpį ns
nustatyti io_clk_period 5,5; # Tikslinė I / O laikrodis laikotarpį ns
nustatyti clk_uncertainty 0,20; # Laukiami laikrodis nerijos NS
nustatyti min_latency 0; # Minimalus laikrodis vėlavimą pagal WCS
nustatyti max_latency 0; # Didžiausias laikrodis vėlavimą pagal WCS

nustatyti apply_name_rules 1; # Keisti pavadinimų pagal verilog pavadinimų taisyklės
nustatyti perled 0; # Taikoma į PERLED_MUX nuolat kai parsowania RTL

# ---------------------------

#
Skaityta į technologijų konkrečius scenarijus
jei ($ verbose) (
šaltinis Echo-verbose ./scripts/tsmc18.tcl
šaltinis Echo-verbose. / scripts / dont_use.tcl
) Else (
šaltinis Echo ./scripts/tsmc18.tcl
šaltinis Echo. / scripts / dont_use.tcl
)

# Nustatyti dizaino biblioteka
define_design_lib darbo kelią. / lib

jei ($ ultra) (
set_ultra_optimization tikra jėga
)

jei ($ rundc) (
# Analizė šaltinio RTL

nustatyti verilog_files (A946ESConstants.v A946ESParams.v \
a9esClkBlk.v a9esWRegDecoder.v a9esREG.v a9esFwd.v a9esRegC.v a9esIMM.v \
a9esIPipe.v a9esISyncr.v a9esMASeq.v a9esMainSeq.v a9esMem.v a9esPSR.v \
a9esPipeCtl.v a9esRegFwd.v a9esShALUADec.v a9esShALUTDec.v \
a9esShALUSeq.v a9esShALUCtl.v a9esWRegDec.v a9esMulCtl.v a9esCoreCtl.v \
a9esLU.v a9esSat.v a9esAU.v a9esArmShifter.v a9esShifter.v \
a9esSatTimes2.v a9esCLZ.v a9esExecute.v a9esRam3r2wSDff.v a9esByteRot.v \
a9esDAOut.v a9esIAOut.v a9esRegBank.v a9esMulDP.v a9esCoreDP.v \
a9esWptctl.v a9esDbgCommsctl.v a9esICEctl.v a9esTapScanctl.v \
a9esDbgctl.v a9esWptdp.v a9esDbgCommsdp.v a9esICEdp.v a9esTapScandp.v \
a9esDbgdp.v a9esDbg.v ARM9ES.v A946ESRegFile16x40.v A946ESFifo.v \
A946ESAHBBiuWb.v A946ESCPIntf.v A946ESCaRepl.v A946ESProtUnit.v \
A946ESClkGate.v A946ESETMBuf.v A946ESHitDet.v A946ESDaCntrl.v \
A946ESInsCntrl.v A946ESIntClken.v A946ESLdmStmTrk.v A946ESCp15.v \
A946ESCaTCMCntrl.v A946ESCore.v A946ESDValidMux.v A946ESIValidMux.v \
A946ESDValid.v A946ESIValid.v A946ESRBistShell.v A946ESDCache.v \
A946ESDTag.v A946ESDDirty.v A946ESICache.v A946ESITag.v A946ESRBistCtl.v \
ARM946ES.v)

nustatyti vhdl_files (a9esComponents.vhd a9esConstants.vhd a9esSat.vhd \
a9esArmShifter.vhd a9esDbgCommsctl.vhd a9esWptctl.vhd \
a9esDbgCommsdp.vhd a9esWptdp.vhd a9esISyncr.vhd a9esFwd.vhd \
a9esREG.vhd a9esRegC.vhd a9esShALUTDec.vhd a9esShALUSeq.vhd \
a9esShALUADec.vhd a9esWRegDecoder.vhd a9esAU.vhd a9esCLZ.vhd \
a9esLU.vhd a9esSatTimes2.vhd a9esShifter.vhd a9esRam3r2wSDff.vhd \
a9esICEctl.vhd a9esTapScanctl.vhd a9esICEdp.vhd a9esTapScandp.vhd \
a9esIMM.vhd a9esIPipe.vhd a9esMASeq.vhd a9esMainSeq.vhd \
a9esMem.vhd a9esMulCtl.vhd a9esPSR.vhd a9esPipeCtl.vhd \
a9esRegFwd.vhd a9esShALUCtl.vhd a9esWRegDec.vhd a9esByteRot.vhd \
a9esDAOut.vhd a9esExecute.vhd a9esIAOut.vhd a9esMulDP.vhd \
a9esRegBank.vhd a9esDbgctl.vhd a9esDbgdp.vhd a9esDbg.vhd \
a9esCoreDP.vhd a9esCoreCtl.vhd a9esClkBlk.vhd ARM9ES.vhd \
A946ESParams.vhd A946ESConstants.vhd A946ESFunctions.vhd \
A946ESComponents.vhd A946ESFifo.vhd A946ESAHBBiuWb.vhd \
A946ESHitDet.vhd A946ESCaRepl.vhd A946ESProtUnit.vhd \
A946ESDaCntrl.vhd A946ESInsCntrl.vhd A946ESIntClken.vhd \
A946ESLdmStmTrk.vhd A946ESCp15.vhd A946ESCaTCMCntrl.vhd \
A946ESCPIntf.vhd A946ESETMBuf.vhd A946ESClkGate.vhd \
A946ESCore.vhd A946ESRAMComponents.vhd A946ESICache.vhd \
A946ESITag.vhd A946ESDCache.vhd \
A946ESDTag.vhd A946ESDDirty.vhd A946ESDValidMux.vhd \
A946ESIValidMux.vhd A946ESDValid.vhd A946ESIValid.vhd \
A946ESRBistShell.vhd A946ESRBistCtl.vhd ARM946ES.vhd)

jei ($ rtl_language == "verilog") (
jei ($ perled) (
analyze-f verilog-apibrėžti PERLED_MUX $ verilog_files
) Else (
analyze-f verilog $ verilog_files
)
) Else (
jei ($ perled) (
analyze-f VHDL-apibrėžti PERLED_MUX $ vhdl_files
) Else (
analyze-f VHDL $ vhdl_files
)
)

jei ($ use_clock_gating) (
jei ($ scan_ready) (
jei ($ integrated_cell) (
set_clock_gating_style-sequential_cell sklende \
-positive_edge_logic (integruotas: TLATNTSCAX8) \
-control_point prieš-control_signal scan_enable \
-max_fanout 8
) Else (
set_clock_gating_style-sequential_cell sklende \
-control_point prieš-control_signal scan_enable \
-max_fanout 8
)
) Else (
set_clock_gating_style-sequential_cell sklende-setup 0-palaikykite 0
)
parengia-update-gate_clock ARM946ES
) Else (
parengti atnaujinimo ARM946ES
)

# Uniquify ir nuorodą dizainas
current_design ARM946ES
uniquify
ryšys

# Nustatyti nuskaitymo stiliaus ir santykių su testports visų laikrodis Elektronų srauto apribojimas elementai
jei ($ scan_ready) (
set_scan_configuration-metodika full_scan stiliaus multiplexed_flip_flop
set_scan_signal test_scan_enable uosto SCANEN
create_net SCANEN
connect_net SCANEN [rasti uosto SCANEN]
jei ($ use_clock_gating) (
hookup_testports
)
)

nukreipti ./report/ARM946ES.check_design (check_design)

create_clock laikotarpio $ clk_period CLK
set_clock_uncertainty-setup $ clk_uncertainty CLK
set_clock_uncertainty laikyti $ clk_uncertainty CLK
set_clock_transition 0 CLK

create_clock laikotarpio $ clk_period UnGatedCLK
set_clock_uncertainty-setup $ clk_uncertainty UnGatedCLK
set_clock_uncertainty laikyti $ clk_uncertainty UnGatedCLK
set_clock_transition 0 UnGatedCLK

# Nustatyti aukštą FanOut tinklus ir nustatyti kontekstą dizainas
nustatyti high_fanout [sąrašą CLK UnGatedCLK SCANEN HRESETn DBGnTRST DBGTCKEN]
set_ideal_net $ high_fanout

set_load $ load_value [sąrašą [all_outputs]]
set_driving_cell ląstelių $ driving_cell_name-pin $ driving_cell_pin [\
sąrašą [remove_from_collection [all_inputs] $ high_fanout]]

# Nustatyti IO laikas
jei ($ verbose) (
šaltinis Echo-verbose scripts/arm946es_constraints.tcl
) Else (
šaltinis Echo scripts/arm946es_constraints.tcl
)

# Nustatykite vielos apkrovos modelį ir veiklos sąlygos
jei ($ force_wireload) (
set_wire_load_model pavadinimas $ wireload_model Biblioteka $ wireload_library
set_wire_load_mode viršų
) Else (
nustatyti auto_wire_load_selection tiesa
set_wire_load_mode viršų
)

# Nustatyti eksploatavimo sąlygos
set_operating_conditions lėtai

# Nustatyti konkrečius skompilować parinkčių
set_max_area 0
set_max_transition 1 ARM946ES
set_resource_implementation use_fastest
foreach_in_collection dizainas [get_designs "*"] (
current_design $ dizainas
set_fix_multiple_port_nets-visi-buffer_constants
echo "** nustatymas set_fix_multiple_port_nets-visi-buffer_constants **"
)
current_design ARM946ES
set_critical_range 0,2 ARM946ES

# Pakeičiamas apribojimų, jei naudojate laikrodžio Elektronų srauto apribojimas
jei ($ use_clock_gating) (
propagate_constraints-gate_clock
)

# Sukurti bandymo uostus skenavimas ir nuskaitymas iš
current_design ARM946ES
jei ($ scan_insertion) (
už (nustatyti i 1) ($ i <= $ numscanchains) (Ūgis: i) (
nustatyti port_name [format "% s% s" SCANIN $ i]
create_port $ port_name-kryptimi
set_scan_signal test_scan_in uosto $ port_name
)
už (nustatyti i 1) ($ i <= $ numscanchains) (Ūgis: i) (
nustatyti port_name [format "% s% s" SCANOUT $ i]
create_port $ port_name krypties iš
set_scan_signal test_scan_out uosto $ port_name
)
)

# Kompiliavimo į ARM946E-S viršaus į apačią
current_design ARM946ES

nukreipti ./report/ARM946ES.check_timing (check_timing)

jei ($ priploti) (
rozgrupować-visi-suliginti
)

jei ($ rtl2pg) (
read_pdef ./floorplan/ARM946ES.pdef
jei ($ scan_ready) (
compile_physical-scan
) Else (
compile_physical
)
) Else (
jei ($ scan_ready) (
jei ($ use_boundary_opt) (
kompiliavimo boundary_optimization-map_effort vidutinės-scan-area_effort Nėra
) Else (
kaupia-scan-map_effort vidutinės area_effort Nėra
)
) Else (
jei ($ use_boundary_opt) (
kompiliavimo boundary_optimization-map_effort vidutinės area_effort Nėra
) Else (
kompiliavimo map_effort vidutinės area_effort Nėra
)
)
)

) Else (

# Skaityti esamų BP
read_db ./db/ARM946ES-existing.db
current_design ARM946ES
ryšys
)

jei ($ use_physopt) (
# Įsitikinkite, kad mes PhysOpt licenciją
remove_license PhysOpt
nustatyti PhysOpt_status [get_license PhysOpt]
o ($ PhysOpt_status == 0) (
peradresavimai / dev / null (nustatyti PhysOpt_status [get_license PhysOpt])
)
read_pdef ./floorplan/ARM946ES.pdef
nustatyti physopt_pnet_partial_blockage_layer_names (METAL1 METAL2)
physopt-timing_driven_congestion-area_recovery
# Pašalinti PhysOpt licenciją
remove_license PhysOpt
)

# Įterpti nuskaitymo į dizainą
jei ($ scan_insertion) (

set_test_hold 1 TESTMODE
set_scan_configuration-metodika full_scan stiliaus multiplexed_flip_flop \
-chain_count $ numscanchains-dedicated_scan_ports tiesa-add_lockup tiesa \
-clock_mixing mix_clocks_not_edges-pakeisti klaidingą

nustatyti test_default_delay 0
nustatyti test_default_bidir_delay 0
nustatyti test_default_strobe 90
nustatyti test_default_period 100

nustatyti test_stil_multiclock_capture_procedures tiesa

nustatyti test_stil_netlist_format verilog

create_test_clock [sąrašą UnGatedCLK CLK] laikotarpį 100 signalo (45 55)

# Vėl set_fix_multiple_port_nets
foreach_in_collection dizainas [get_designs "*"] (
current_design $ dizainas
set_fix_multiple_port_nets-visi-buffer_constants
echo "** nustatymas set_fix_multiple_port_nets-visi-buffer_constants **"
)
current_design ARM946ES

nukreipti ./report/ARM946ES-preinsert.dft (check_dft)

jei ($ use_physopt) (
# Įsitikinkite, kad mes PhysOpt licenciją
remove_license PhysOpt
nustatyti PhysOpt_status [get_license PhysOpt]
o ($ PhysOpt_status == 0) (
peradresavimai / dev / null (nustatyti PhysOpt_status [get_license PhysOpt])
)
insert_dft fizinis-map_effort aukštas
physopt-ekologinio Ūgis
# Pašalinti PhysOpt licenciją
remove_license PhysOpt
) Else (
insert_dft-map_effort aukštas
# atlikti papildomus skompilować pašalinti priskirti pareiškimai
kompiliavimo incremental_mapping-map_effort mažai area_effort Nėra
)nukreipti ./report/ARM946ES-physical.dft (check_dft)
nukreipti ./report/ARM946ES.scanpath (report_test-scan_path)
)

jei ($ use_physopt) (
# Įsitikinkite, kad mes PhysOpt licenciją
remove_license PhysOpt
nustatyti PhysOpt_status [get_license PhysOpt]
o ($ PhysOpt_status == 0) (
peradresavimai / dev / null (nustatyti PhysOpt_status [get_license PhysOpt])
)
check_legality
# Pašalinti PhysOpt licenciją
remove_license PhysOpt
)

jei ($ apply_name_rules) (
jei ($ verbose) (
change_names taisyklių verilog-hierarchy-verbose> ./report/ARM946ES.change-names
) Else (
change_names taisyklių verilog-hierarchijos> ./report/ARM946ES.change-names
)
)

# Išsaugoti dizainas
rašyti-f db-hierarchy-o ./db/ARM946ES.db
rašyti-f verilog-hierarchy-o ./db/ARM946ES.v
write_sdc-versija 1.2 ./db/ARM946ES.sdc

# Pranešimas dėl dizaino

# Sukurti srityje ataskaita kiekvieno modulio
nukreipti ./report/ARM946ES.area (echo "")
foreach_in_collection dizainas [get_designs "*"] (
current_design $ dizainas
peradresavimai-append ./report/ARM946ES.area (report_area)
)
current_design ARM946ES

# Sukurti bendrosios ataskaitos
nukreipti ./report/ARM946ES.hier (report_hierarchy)
nukreipti ./report/ARM946ES.qor (report_qor)
nukreipti ./report/ARM946ES.path-group (report_path_group)
nukreipti ./report/ARM946ES.detail (report_design)
peradresavimai-append ./report/ARM946ES.detail (report_clock-attributes-nerijos)
nukreipti ./report/ARM946ES.port (report_port-verbose)

# Sukurti FanOut ataskaitų aukšto FanOut tinklai
nukreipti ./report/ARM946ES.fanout (report_transitive_fanout-nosplit-nuo CLK)
peradresavimai-append ./report/ARM946ES.fanout (report_transitive_fanout-nosplit-nuo UnGatedCLK)
peradresavimai-append ./report/ARM946ES.fanout (report_transitive_fanout-nosplit-nuo HRESETn)
peradresavimai-append ./report/ARM946ES.fanout (report_transitive_fanout-nosplit-nuo DBGnTRST)
peradresavimai-append ./report/ARM946ES.fanout (report_transitive_fanout-nosplit-nuo DBGTCKEN)
peradresavimai-append ./report/ARM946ES.fanout (report_transitive_fanout-nosplit-nuo SCANEN)

# Ieškokite įvairių skląsčiai ir vyriai
nukreipti ./report/ARM946ES.latches (all_registers-level_sensitive)
nukreipti ./report/ARM946ES.loops (report_timing-kilpų)

# Sukurti laiko ataskaitos
nukreipti ./report/ARM946ES.input-max-timing (report_timing delsos max-max_paths 500 iš [all_inputs])
nukreipti ./report/ARM946ES.output-max-timing (report_timing delsos max-max_paths 500 iki [all_outputs])
nukreipti ./report/ARM946ES.reg2reg-max-timing (report_timing delsos max-max_paths 500 iš [all_registers-clock_pins] iki [all_registers-data_pins])
nukreipti ./report/ARM946ES.vio (report_constraint-all_violators)

jei ($ use_physopt) (
# Įsitikinkite, kad mes PhysOpt licenciją
remove_license PhysOpt
nustatyti PhysOpt_status [get_license PhysOpt]
o ($ PhysOpt_status == 0) (
peradresavimai / dev / null (nustatyti PhysOpt_status [get_license PhysOpt])
)
nukreipti ./report/ARM946ES.congestion (report_congestion-congestion_effort vidutinio)
# Pašalinti PhysOpt licenciją
remove_license PhysOpt
)

jei ($ use_physopt) (
# Įsitikinkite, kad mes PhysOpt licenciją
remove_license PhysOpt
nustatyti PhysOpt_status [get_license PhysOpt]
o ($ PhysOpt_status == 0) (
peradresavimai / dev / null (nustatyti PhysOpt_status [get_license PhysOpt])
)
nustatyti pdefin_use_nameprefix Padirbtą
write_pdef-v3.0-išvesties ./db/ARM946ES.pdef
# Pašalinti PhysOpt licenciją
remove_license PhysOpt
)

mesti

 

[AndyJing]

set_output_delay 0-min-laikrodis CLK [remove_from_collection [all_outputs] GateTheCLK]
set_output_delay [expr: ($ (clk_period) * 0.1 - $ min_latency)]-max-laikrodis CLK [remove_from_collection [all_outputs] GateTheCLK]

# Clock Elektronų srauto apribojimas

set_output_delay 0-min-laikrodis UnGatedCLK [sąrašą GateTheCLK]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,80) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis UnGatedCLK [sąrašą GateTheCLK]

# AHB sąsaja

set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą HADDR]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą HTRANS]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą HBURST]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą HWRITE]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą HSIZE]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą HPROT]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą hwdata]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą HBUSREQ]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą HLOCK]

# TCM sąsaja
set_output_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ITCMWData]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ITCMWEn]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ITCMEn]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ITCMAdrs]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DTCMWData]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DTCMWEn]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DTCMEn]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DTCMAdrs]

# Koprocesor sąsaja

set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą CPCLKEN]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą CPINSTR]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą CPDOUT]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą CPPASS]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą CPLATECANCEL]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą CPTBIT]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą nCPMREQ]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą nCPTRANS]

# Debug sąsaja

set_output_delay [expr: ($ (clk_period) - ((1 - 0,40) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą COMMRX]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,40) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą COMMTX]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,40) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DBGACK]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,55) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DBGRQI]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DBGINSTREXEC]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,20) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DBGRNG]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,35) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DBGTDO]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,75) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DBGIR]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DBGSCREG]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DBGTAPSM]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,60) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DBGnTDOEN]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,80) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą DBGSDIN]

# EJS sąsaja

set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMBIGEND]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMHIVECS]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMnWAIT]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMIA]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMInMREQ]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMISEQ]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMITBIT]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMIABORT]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMID31To25]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMID15To11]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMDA]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMWDATA]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMDMAS]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMDMORE]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMDnMREQ]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMDnRW]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMDSEQ]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMRDATA]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMDABORT]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMCHSD]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMCHSE]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMLATECANCEL]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMPASS]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMDBGACK]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMINSTREXEC]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMRNGOUT]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMINSTRVALID]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMPROCID]
set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą ETMPROCIDWR]

# Įvairūs signalų

set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą BIGENDOUT]

# Skanuj sąsaja

set_output_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) - $ min_latency)]-max-laikrodis CLK [sąrašą SO]

# Visi min uždelsimas

set_input_delay 0-min-laikrodis CLK [remove_from_collection [all_inputs] UnGatedCLK]

set_input_delay [expr: ($ (clk_period) - ((1 - 0,05) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DCacheSize]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,05) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą ICacheSize]

# AHB sąsaja

# Šie už 1:1 CLK HCLK santykis
set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą HREADY]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą HRESP]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,60) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą HRDATA]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą HGRANT]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą HRESETn]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,15) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą HCLKEN]

# Įvairūs signalų

set_input_delay [expr: ($ (clk_period) - ((1 - 0,85) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą nFIQ]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,85) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą nIRQ]

# Iniciacijos kontrolė

set_input_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą VINITHI]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą INITRAM]

# Koprocesor sąsajos signalai

set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą CPDIN]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą CHSDE]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą CHSEX]

# TCM sąsaja
set_input_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą ITCMRData]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,70) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DTCMRData]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą PhyITCMSize]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą PhyDTCMSize]

# Debug sąsaja

set_input_delay [expr: ($ (clk_period) - ((1 - 0,65) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DBGEN]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,80) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą EDBGRQ]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,85) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DBGEXT]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DBGIEBKPT]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DBGDEWPT]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,75) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DBGnTRST]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DBGTCKEN]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,75) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DBGTDI]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,75) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DBGTMS]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,10) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą DBGSDOUT]

set_input_delay [expr: ($ (clk_period) - ((1 - 0,65) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą TAPID]

# EJS sąsaja

set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą ETMEN]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,50) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą ETMFIFOFULL]

# Skanuj sąsaja

set_input_delay [expr: ($ (clk_period) - ((1 - 0,05) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą SI]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,05) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą SCANEN]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,05) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą TESTMODE]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,05) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą SERIALEN]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,05) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą Testen]
set_input_delay [expr: ($ (clk_period) - ((1 - 0,05) * $ (io_clk_period)) $ max_latency)]-max-laikrodis CLK [sąrašą INnotEXTEST]

remove_input_delay CLK
remove_input_delay UnGatedCLK

 

[Aravind]

šio r ateiti popieriaus, susijusios su scenarijus ir eda įrankiai
thnaks
Atsiprašome, bet jums reikia prisijungti, kad galėtumėte peržiūrėti šį priedą

 

[gaonkc]

Galite mokytis Synopsys parduodamas dokumentas.

 

[Ala]

u may study the script from the sold of the synosys