kaip padaryti pullup laiko ir išplečiamojo laiko lygi?

S

Sevid

Guest
hi, everyone

kaip padaryti, kad gimęs pullup ir išplečiamojo laiko vienodai gimęs vartai, pavyzdžiui, 4-input NAND vartų.

jei veiksmingas pasipriešinimo NMOS į išplečiamojo tinklo Rn, bendras atsparumas 4Rn.

bet kas bendro atsparumo arba vidutinis viso pasipriešinimo pullup tinklo, jei vienas PVO efektyvų atsparumą Rp.

tikimybė čia naudojama?

ačiū

Sevid

 
Yra du aspektai.Vienas yra teorinis aspektas.Tam reikia konsultuotis CMOS VLSI dizainas knygos pateikė David Harris.Dėl PVO, tai Rp ir Rp = 2 * RN.Bet PMOSes yra lygiagrečios, ir jūs turite jį priimti kaip rezistorius tinklo kur PMOSes yra parallel.So daro Rp = Rn / 2 nuo 4 PMOSES yra lygiagrečios.Iš serijos yra 4 NMOSES ir jų efektyvų atsparumą 4 * RN.Dabar, kad ji lygi veiksminga RP = Rn / 2, jie turi dydžio iki veiksnys 8 ty Rn / 8 Rn / 8 Rn / 8 Rn / 8 = Rn / 2.Tai yra vienas pasirinkimas dydžio.

Jei darai HSPICE modeliavimas, šių teorinių skaičių nėra tikslūs ir Jūs rankiniu būdu daryti hit ir tyrimų, kol gausite vienodą fall and rise kartus.

Hope this helps

 
hi, tariq786, thanks a lot.

tačiau pirmą metodu, indėlis bus 0000 arba 0111, ir veiksmingo pasipriešinimo nėra lygus akivaizdžiai.

ty, viena, dvi, tris ar keturis PMOSes iš pullup tinklas bus įvairių žaliavų.
ar tikimybė turi būti atsižvelgta į čia?

Sevid

 
Atsakymas bus paskelbtas dėl www.rtl2gates.com svetainėje.

Ačiū

 
ji gali būti gauta iš blogiausiu atveju ir geriausiu atveju, o ne Tikimybių žaliavas, i think.

 
Atsižvelgiant į Nand4 vartai:

1) susiimti laiku bus duomenų priklausomais, ty Jūs turite pamatyti, kaip daugelis PVO yra tuo metu.Blogiausiu atveju bus 0111 ir geriausia bus 0000
2) nugriauti laiko, nes greitis sodrumas, veiksmingas pasipriešinimo keturios serijos NMOS bus sumažintas, kad jūs pamatysite 4Rn bet mažiau gali būti 2.5Rn į 3Rn.

 
hi, everyone

"2). Dėl išgriauti metu dėl greičio sodrumas, veiksmingas pasipriešinimo keturios serijos NMOS bus sumažintas, kad jūs pamatysite 4Rn bet mažiau gali būti 2.5Rn į 3Rn".

gali ir paaiškinti aiškiai?

PLZ
ir
ačiū

Sevid

 
Jei tranzistorius yra serijos, veiksmingą VDS vertinti kiekvienos tranzistorius bus mažesnis, ir todėl jie turės mažiau greičio ribą, ir todėl daugiau elektros srovės, taigi varža mažėja.

 
Labas,
Dar vienas sprendimas:

Naudokite prieskonių lygio Netlist iš 4 i / p Mokėjimo vartų.Kai užšaldymo kilimo laikas arba kritimas laiko ..kad plotis, PVO arba NMOS kaip kintamos ir pamažu jį prieskonių modeliavimas atitiktų risetime / falltime ...

Hope this helps ..jei ne ping Bak.

 
Kodėl mes tikrinimo geriausiu atveju ir blogiausiu atveju, jei PVO tik kodėl ne NMOS ..............

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top