kaip padaryti fazės paklaida mažesnė?

H

hypear

Guest
mano ląstelės labai etapas klaida: didžiausia apie 16
rms apie 5
ir bandė pakeisti savo pa maitinimo linija ir jos produkcijos mathing, tačiau jame nėra work.please duoti man patarimus.
ačiū

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />
 
Jūs turite įsitikinti, kad:
a.galia PA
b.PA produkcijos atitikimo
c.PA sąnaudų atitikimas
d.T / R jungiklis
e.RD išdėstymą, ypač Pa Galia, GNS

 
ačiū už atsakymą
Aš taip pat turiu kelis klausimus:
1, kaip suderinti atitikimas?yra koks nors būdas nuspręsti nuo rungtynių?naudoti vektorių tinkle?
2 įėjimo galia pa pakanka, tačiau jo fazės paklaida yra apie 3, tai didesnė?jei jis yra, kaip aš galiu padaryti?
ačiū

 
3% RMS etapo klaidos iš šaltinio į PS per daug.Turėtų būti mažesnė nei 0,5%.Galėtų būti išdėstymo, elektros tiekimo, atsiliepimai etapo triukšmo
ir ttlinkėjimai

 
virš 3 yra didžiausia vertė, vidutinė jo vertė yra apie 1,2, tai didelis?, jei jis yra, ar yra kokiu nors būdu sumažinti jos?
ačiū

 
Citata:

virš 3 yra didžiausia vertė, vidutinė jo vertė yra apie 1,2, tai didelis?, jei jis yra, ar yra kokiu nors būdu sumažinti jos?
 
Ačiū už jūsų patarimus.
1.we naudoti Transceiver iš infieon's, todėl VCO yra integruotos į jį, i negali pakeisti
2.we naudoti rf3110, nereikia pa galios kontrolė
3.you pasakyti, kad PLL's BW mažesnė, ji daro įtaką jo surinkimo pobūdis
taip ir nori žinoti, ką daro įtaką ląstelių etapas klaida (didžiausia ir vidutinė kvadratinė vertė)
man padėti

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying ar Labai liūdna" border="0" />
 
Taigi "Infineon RFIC ir RFMD PA ..

Gerai, keletas kitų galimybių:

i) Išėjimo iš IQ moduliatorius negali "panašus į" įvedimo
inpedence iš PA: išbandyti Attenuator ir / arba buferio
tarp jų norėdami pamatyti, kas vyksta ..

ii) Pabandykite išdėstymą RD takelius artimas prekės / kontrolė
linijos / nuoroda laikrodžio linijas.

iii) užtikrinti PCB yra gerai pagrįstas ir daug
Įžeminti VIaS visur.

iv) Patikrinkite, kad elektros energijos perone valdymo linijos nuo pagrindinės
yra teisingas ir triukšmo nemokamai.

v) Išbandykite įvairius / daugiau atsajos kondensatorių reikšmes į
RFIC PA reikmenysCitata:

3.you pasakyti, kad PLL's BW mažesnė, ji daro įtaką jo

surinkimo pobūdis
 
Labas,

Pls patikrinti IQ balansas ir izoliacijos tarp VCO PA.

Yakult

 
atitinka MA produkcijos inpedance, vengti maitinimo
atsiliepimą į trancevier sukelti VCO dažnis traukiamosios

 
Aš nesutinku su martinthorn
3% RMS etapas klaida šaltinis yra per daug, net GSM.Dėl EDGE mirtini.
Pabandyti rasti priežastis didelio šaltinis RMS etapas klaida.
linkėjimai

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top