Kaip pašalinti laikas konfliktus

[shakeebh]

Hi everyone,

Aš neramus su laiko konfliktų žinutės vietą ir maršrutą modeliavimo problema.Beveik visų FPGA Beginner projektavimas, aš visiškai outwtitted šiuo.Mano elgesio modeliavimas puikiai veikia gerai, tačiau po maketo modeliavimas įtrūkimai ant manęs.Ar kas nors veda mane, kaip aš turėčiau eiti apie šalinant problema?Suprantu, kas sukelia laiko konfliktus Skaitmeninių grandynų, bet kaip galiu pašalinti juos iš FPGA I dont know aplinka.Tad pasakykite man:

1) Jei aš turėčiau žiūrėti į patikimą informaciją apie Max clock Freq, max nustatymas ir turėti laiko ir tt arba grandinė.
2) Yra kažkas apie "sąstingio" Leonardo spektro suvestinėje ataskaitoje.Kas tai yra ir jo reikšmę
3) Galiausiai, kaip šie konfliktai būtų pašalinti?Ar reikia keisti mano kodas, nustatant apribojimus, arba abu, ir kaip galima savo treniruoklį būti bet padėti čia be parodyta man tik signalo.

Priemones, kad aš naudoju yra: Xilinx ISE 6.1i SP 3 ModelSim SE 5.7G ir Leonardo spektro 2005_a82 sintezės.

Thanks in advance

 

[deepa]

Manau, vangumas gali būti arba pašalinti, pakeičiant veikimo .. dažnį arba, jei galėtumėte peržiūrėti kritinis kelias, galite norėti pakeisti maršrutą, kad logika, ir taip sumažinti anglies dulkių.