Kaip nutraukti kovą

[Prekyba]

Hi frz,
Taip, turiu nutraukti kovą po vieną ciklą Grafo kad S jis neturėtų kartoti addresss.do U hve idėja?

 

[Engineer_Bob]

tik iššifruoti skaitiklio išėjimo gaminti signalas, kad ai aktyvus, kai paspausite mygtuką didžiausias ir įlaidai, kad signalas iš naujo, o gal ir jis su faktinis iš naujo, kad būtų galima paleisti jį vėl veikia.Tiesiog aprašyti ją VHDL

Bob

 

[echo47]

Prašome paaiškinti tiksliau, kas paleidžia ir sustabdo savo kovą, ir ką reiškia ne kartoti adresą.
Ar jūs naudojate VHDL, Verilog, schema, ar kažkas kitas?

 

[kavitha_bonthu]

galite elobarate klausimas

 

[nxtech]

Norite vieną ciklą skaitiklis?Jūs norite padaryti modulį nustatantis skaitiklis.Pradėkite Count su kokia vertė reikia tada skaičiuoti tik vieną reikšmę.

E

 

[sameem_shabbir]

Naudoti tam tikras signalas, pvz stp_cntr

priskirti jį vertė 0, kai skaitiklis pasiekia nustoti vertės
as chip enable for counter

naudoti stp_cntr
kaip lustas kad kovos

 

[Prekyba]

mano projektas, aš turiu 2 sandėlis 64 matricoje registras kiekvieno 8 bits.then turiu skambinti vienas po kito, naudojant counter.Šie bitai yra tada tvarkomi (daugybos) ir tada vėl grįžo į register.hw tai padaryti verilog? Iam prijungti kodas ką aš bandžiau 4 bits.plz ją ištaisyti.
modulis module1 (in1, IN2, Įv.3, IN4, out1, out2, out3, out4, CLK, pakeisti, pridėti);
input [255:0] in1, IN2, Įv.3, IN4;
output [3:0] out1, out2, out3, out4;
input CLK, Reset;
output [5:0] Add;
reg [3:0] U_R [0:63];
reg [3:0] u_r1 [0:63];
reg [3:0] u_r2 [0:63];
reg [3:0] u_r3 [0:63];
visada @ (posedge CLK)
pradėti
/ / sveikojo skaičiaus I
/ / for (i = 0; i <= 63; i = i 1) Pradžia
/ / U_R = in1 [((i * 4) 3)

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Liūdnas" border="0" />

i * 4)]
/ / Pabaiga
/ / pabaiga
U_R [0] = in1 [3:0];
U_R [1] = in1 [7:4];
U_R [2] = in1 [11:8];
U_R [3] = in1 [15:12];
U_R [4] = in1 [19:16];
U_R [5] = in1 [23:20];
U_R [6] = in1 [27:24];
U_R [7] = in1 [31:28];
U_R [8] = in1 [35:32];
U_R [9] = in1 [39:36];
U_R [10] = in1 [43:40];
U_R [11] = in1 [47:44];
U_R [12] = in1 [51:48];
U_R [13] = in1 [55:52];
U_R [14] = in1 [59:56];
U_R [15] = in1 [63:60];
U_R [16] = in1 [67:64];
U_R [17] = in1 [71:68];
U_R [18] = in1 [75:72];
U_R [19] = in1 [79:76];
U_R [20] = in1 [83:80];
U_R [21] = in1 [87:84];
U_R [22] = in1 [91:88];
U_R [23] = in1 [95:92];
U_R [24] = in1 [99:96];
U_R [25] = in1 [103:100];
U_R [26] = in1 [107:104];
U_R [27] = in1 [111:108];
U_R [28] = in1 [115:112];
U_R [29] = in1 [119:114];
U_R [30] = in1 [123:120];
U_R [31] = in1 [127:124];
U_R [32] = in1 [131:128];
U_R [33] = in1 [135:132];
U_R [34] = in1 [139:136];
U_R [35] = in1 [143:140];
U_R [36] = in1 [147:144];
U_R [37] = in1 [151:148];
U_R [38] = in1 [155:152];
U_R [39] = in1 [159:156];
U_R [40] = in1 [163:160];
U_R [41] = in1 [167:164];
U_R [42] = in1 [171:168];
U_R [43] = in1 [175:172];
U_R [44] = in1 [179:176];
U_R [45] = in1 [183:180];
U_R [46] = in1 [187:184];
U_R [47] = in1 [191:188];
U_R [48] = in1 [195:192];
U_R [49] = in1 [199:196];
U_R [50] = in1 [203:200];
U_R [51] = in1 [207:204];
U_R [52] = in1 [211:208];
U_R [53] = in1 [215:212];
U_R [54] = in1 [219:216];
U_R [55] = in1 [223:220];
U_R [56] = in1 [227:224];
U_R [57] = in1 [231:228];
U_R [58] = in1 [235:232];
U_R [59] = in1 [239:236];
U_R [60] = in1 [243:240];
U_R [61] = in1 [247:244];
U_R [62] = in1 [251:248];
U_R [63] = in1 [255:252];
pabaiga
visada @ (posedge CLK)
pradėti
u_r1 [0] = IN2 [3:0];
u_r1 [1] = IN2 [7:4];
u_r1 [2] = IN2 [11:8];
u_r1 [3] = IN2 [15:12];
u_r1 [4] = IN2 [19:16];
u_r1 [5] = IN2 [23:20];
u_r1 [6] = IN2 [27:24];
u_r1 [7] = IN2 [31:28];
u_r1 [8] = IN2 [35:32];
u_r1 [9] = IN2 [39:36];
u_r1 [10] = IN2 [43:40];
u_r1 [11] = IN2 [47:44];
u_r1 [12] = IN2 [51:48];
u_r1 [13] = IN2 [55:52];
u_r1 [14] = IN2 [59:56];
u_r1 [15] = IN2 [63:60];
u_r1 [16] = IN2 [67:64];
u_r1 [17] = IN2 [71:68];
u_r1 [18] = IN2 [75:72];
u_r1 [19] = IN2 [79:76];
u_r1 [20] = IN2 [83:80];
u_r1 [21] = IN2 [87:84];
u_r1 [22] = IN2 [91:88];
u_r1 [23] = IN2 [95:92];
u_r1 [24] = IN2 [99:96];
u_r1 [25] = IN2 [103:100];
u_r1 [26] = IN2 [107:104];
u_r1 [27] = IN2 [111:108];
u_r1 [28] = IN2 [115:112];
u_r1 [29] = IN2 [119:114];
u_r1 [30] = IN2 [123:120];
u_r1 [31] = IN2 [127:124];
u_r1 [32] = IN2 [131:128];
u_r1 [33] = IN2 [135:132];
u_r1 [34] = IN2 [139:136];
u_r1 [35] = IN2 [143:140];
u_r1 [36] = IN2 [147:144];
u_r1 [37] = IN2 [151:148];
u_r1 [38] = IN2 [155:152];
u_r1 [39] = IN2 [159:156];
u_r1 [40] = IN2 [163:160];
u_r1 [41] = IN2 [167:164];
u_r1 [42] = IN2 [171:168];
u_r1 [43] = IN2 [175:172];
u_r1 [44] = IN2 [179:176];
u_r1 [45] = IN2 [183:180];
u_r1 [46] = IN2 [187:184];
u_r1 [47] = IN2 [191:188];
u_r1 [48] = IN2 [195:192];
u_r1 [49] = IN2 [199:196];
u_r1 [50] = IN2 [203:200];
u_r1 [51] = IN2 [207:204];
u_r1 [52] = IN2 [211:208];
u_r1 [53] = IN2 [215:212];
u_r1 [54] = IN2 [219:216];
u_r1 [55] = IN2 [223:220];
u_r1 [56] = IN2 [227:224];
u_r1 [57] = IN2 [231:228];
u_r1 [58] = IN2 [235:232];
u_r1 [59] = IN2 [239:236];
u_r1 [60] = IN2 [243:240];
u_r1 [61] = IN2 [247:244];
u_r1 [62] = IN2 [251:248];
u_r1 [63] = IN2 [255:252];
pabaiga
visada @ (posedge CLK)
pradėti
u_r2 [0] = Įv.3 [3:0];
u_r2 [1] = Įv.3 [7:4];
u_r2 [2] = Įv.3 [11:8];
u_r2 [3] = Įv.3 [15:12];
u_r2 [4] = Įv.3 [19:16];
u_r2 [5] = Įv.3 [23:20];
u_r2 [6] = Įv.3 [27:24];
u_r2 [7] = Įv.3 [31:28];
u_r2 [8] = Įv.3 [35:32];
u_r2 [9] = Įv.3 [39:36];
u_r2 [10] = Įv.3 [43:40];
u_r2 [11] = Įv.3 [47:44];
u_r2 [12] = Įv.3 [51:48];
u_r2 [13] = Įv.3 [55:52];
u_r2 [14] = Įv.3 [59:56];
u_r2 [15] = Įv.3 [63:60];
u_r2 [16] = Įv.3 [67:64];
u_r2 [17] = Įv.3 [71:68];
u_r2 [18] = Įv.3 [75:72];
u_r2 [19] = Įv.3 [79:76];
u_r2 [20] = Įv.3 [83:80];
u_r2 [21] = Įv.3 [87:84];
u_r2 [22] = Įv.3 [91:88];
u_r2 [23] = Įv.3 [95:92];
u_r2 [24] = Įv.3 [99:96];
u_r2 [25] = Įv.3 [103:100];
u_r2 [26] = Įv.3 [107:104];
u_r2 [27] = Įv.3 [111:108];
u_r2 [28] = Įv.3 [115:112];
u_r2 [29] = Įv.3 [119:114];
u_r2 [30] = Įv.3 [123:120];
u_r2 [31] = Įv.3 [127:124];
u_r2 [32] = Įv.3 [131:128];
u_r2 [33] = Įv.3 [135:132];
u_r2 [34] = Įv.3 [139:136];
u_r2 [35] = Įv.3 [143:140];
u_r2 [36] = Įv.3 [147:144];
u_r2 [37] = Įv.3 [151:148];
u_r2 [38] = Įv.3 [155:152];
u_r2 [39] = Įv.3 [159:156];
u_r2 [40] = Įv.3 [163:160];
u_r2 [41] = Įv.3 [167:164];
u_r2 [42] = Įv.3 [171:168];
u_r2 [43] = Įv.3 [175:172];
u_r2 [44] = Įv.3 [179:176];
u_r2 [45] = Įv.3 [183:180];
u_r2 [46] = Įv.3 [187:184];
u_r2 [47] = Įv.3 [191:188];
u_r2 [48] = Įv.3 [195:192];
u_r2 [49] = Įv.3 [199:196];
u_r2 [50] = Įv.3 [203:200];
u_r2 [51] = Įv.3 [207:204];
u_r2 [52] = Įv.3 [211:208];
u_r2 [53] = Įv.3 [215:212];
u_r2 [54] = Įv.3 [219:216];
u_r2 [55] = Įv.3 [223:220];
u_r2 [56] = Įv.3 [227:224];
u_r2 [57] = Įv.3 [231:228];
u_r2 [58] = Įv.3 [235:232];
u_r2 [59] = Įv.3 [239:236];
u_r2 [60] = Įv.3 [243:240];
u_r2 [61] = Įv.3 [247:244];
u_r2 [62] = Įv.3 [251:248];
u_r2 [63] = Įv.3 [255:252];
pabaiga
visada @ (posedge CLK)
pradėti
u_r3 [0] = IN4 [3:0];
u_r3 [1] = IN4 [7:4];
u_r3 [2] = IN4 [11:8];
u_r3 [3] = IN4 [15:12];
u_r3 [4] = IN4 [19:16];
u_r3 [5] = IN4 [23:20];
u_r3 [6] = IN4 [27:24];
u_r3 [7] = IN4 [31:28];
u_r3 [8] = IN4 [35:32];
u_r3 [9] = IN4 [39:36];
u_r3 [10] = IN4 [43:40];
u_r3 [11] = IN4 [47:44];
u_r3 [12] = IN4 [51:48];
u_r3 [13] = IN4 [55:52];
u_r3 [14] = IN4 [59:56];
u_r3 [15] = IN4 [63:60];
u_r3 [16] = IN4 [67:64];
u_r3 [17] = IN4 [71:68];
u_r3 [18] = IN4 [75:72];
u_r3 [19] = IN4 [79:76];
u_r3 [20] = IN4 [83:80];
u_r3 [21] = IN4 [87:84];
u_r3 [22] = IN4 [91:88];
u_r3 [23] = IN4 [95:92];
u_r3 [24] = IN4 [99:96];
u_r3 [25] = IN4 [103:100];
u_r3 [26] = IN4 [107:104];
u_r3 [27] = IN4 [111:108];
u_r3 [28] = IN4 [115:112];
u_r3 [29] = IN4 [119:114];
u_r3 [30] = IN4 [123:120];
u_r3 [31] = IN4 [127:124];
u_r3 [32] = IN4 [131:128];
u_r3 [33] = IN4 [135:132];
u_r3 [34] = IN4 [139:136];
u_r3 [35] = IN4 [143:140];
u_r3 [36] = IN4 [147:144];
u_r3 [37] = IN4 [151:148];
u_r3 [38] = IN4 [155:152];
u_r3 [39] = IN4 [159:156];
u_r3 [40] = IN4 [163:160];
u_r3 [41] = IN4 [167:164];
u_r3 [42] = IN4 [171:168];
u_r3 [43] = IN4 [175:172];
u_r3 [44] = IN4 [179:176];
u_r3 [45] = IN4 [183:180];
u_r3 [46] = IN4 [187:184];
u_r3 [47] = IN4 [191:188];
u_r3 [48] = IN4 [195:192];
u_r3 [49] = IN4 [199:196];
u_r3 [50] = IN4 [203:200];
u_r3 [51] = IN4 [207:204];
u_r3 [52] = IN4 [211:208];
u_r3 [53] = IN4 [215:212];
u_r3 [54] = IN4 [219:216];
u_r3 [55] = IN4 [223:220];
u_r3 [56] = IN4 [227:224];
u_r3 [57] = IN4 [231:228];
u_r3 [58] = IN4 [235:232];
u_r3 [59] = IN4 [239:236];
u_r3 [60] = IN4 [243:240];
u_r3 [61] = IN4 [247:244];
u_r3 [62] = IN4 [251:248];
u_r3 [63] = IN4 [255:252];
pabaiga
counter count1 (CLK, pakeisti, pridėti);
Viela [1:0] u_rr, u_ri, u_r1r, u_r1i, u_r2r, u_r2i, u_r3r, u_r3i;
priskirti out4 = u_r3 [add]
priskirti out3 = u_r2 [add]
priskirti out2 = u_r1 [add]
priskirti out1 = U_R [add]
priskirti u_rr = out1 [1:0];
priskirti u_ri = out1 [2:1];
priskirti u_r1r = out2 [1:0];
priskirti u_r1i = out2 [2:1];
priskirti u_r2r = out3 [1:0];
priskirti u_r2i = out3 [2:1];
priskirti u_r3r = out4 [1:0];
priskirti u_r3i = out4 [2:1];
Viela [255:0] I1, I2, I3, I4;
Viela [3:0] O1, O2, O3, O4 kategorijų transporto priemonėms;
Viela [5:0] adr;
ROM Rom1 (I1, I2, I3, I4, O1, O2, O3, O4, CLK, atstatyti, adr);
Viela [1:0] v_rr, v_ri, v_r1r, v_r1i, v_r2r, v_r2i, v_r3r, v_r3i;
Viela [1:0] re0, im0, CP.1, im1, re2, IM2, CP.3, im3, re4, im4, re5, im5, re6, im6, re7, im7;
priskirti v_rr = O1 [1:0];
priskirti v_ri = O1 [3:2];
priskirti v_r1r = O2 [1:0];
priskirti v_r1i = O2 [3:2];
priskirti v_r2r = O3 [1:0];
priskirti v_r2i = O3 [3:2];
priskirti v_r3r = O4 [1:0];
priskirti v_r3i = O4 [3:2];
radix2 rad1 (u_rr, u_ri, v_rr, v_ri, re0, im0, CP.1, im1, laikrodis);
radix2 rad2 (u_r1r, u_r1i, v_r1r, v_r1i, re2, IM2, CP.3, im3, laikrodis);
radix2 rad3 (u_r2r, u_r2i, v_r2r, v_r2i, re4, im4, re5, im5, laikrodis);
radix2 rad4 (u_r3r, u_r3i, v_r3r, v_r3i, re6, im6, re7, im7, laikrodis);
viela indx, galimybę;
Viela [9:0] outt1, outt2, outt3, outt4, outt5, outt6, outt7, outt8;
twiddlerom twr1 (indeksas, kad, outt1, outt2, outt3, outt4, CLK);
/ / Viela [1:0] D_R1, D_C1;
/ / Signed_complex multiplier1 (re0, im0, outt1, outt2, D_R1, D_C1);
/ / / / Signed_complex multiplier2 (re0, im0, outt1, outt2, D_R1, D_C1);
endmodule
modulis skaitiklis (C ALOAD, Q);
input C ALOAD;
output [5:0] Q;
integer I
reg [5:0] tmp;
visada @ (posedge C)
pradėti
if (ALOAD)
TMP = 6'b000000;
kitas
tmp = tmp 1'b1;
pabaiga
priskirti Q = tmp;
endmodule