Kaip nustatyti, laikrodis / pasaulio linijų skaičius naudojant Xilinx?

[cafukarfoo]

Hi all, Ar kas nors pasidalinti, kaip nustatyti skaičiaus laikrodis / pasaulio linijas, naudojant Xilinx ISE programinė įranga? Aš ieškau ne pinout ataskaitą. Aš mačiau, yra tam tikrų PIN pavadinimas, vadinamas * GCLK * * CHCLK *. Ar tai PIN laikrodis / pasaulio linijas? Ačiū.

 

[palai_santosh]

Ar galite man papasakoti, ką jūs ieškote? Xilinx FPGA vidaus pasaulinių maršrutų linijos. Yra tam tikrų smeigtukai, skirta prijungti laikrodis (XTAL) FPGA. Jūs galite pamatyti FPGA redaktorius. Jei naudojate ISE11 + tada naudokite PlanAhead.

 

[cafukarfoo]

Hi Palai, Aš ieškau į kaištis, kuris skirtas laikrodis / pasaulio linijų. Kadangi aš naudoju išorinį laikrodį. Taigi aš noriu, įsitikinkite, priskirti laikrodį į dešinę PIN. Aš ieškau ne pinout ataskaitą. Aš mačiau, yra tam tikrų PIN pavadinimas, vadinamas * GCLK * * CHCLK *. Ar tai PIN laikrodis / pasaulio linijas? Ačiū.

 

[palai_santosh]

GCLK smeigtukai "Pasaulinis laikrodis kaiščių" galite pašarų išorinį laikrodį signalą FPGA naudojant šių kaiščių, tiek single ended ir skirtumas režimai. Ex. Xilinx ML555 lenta naudojama nuo 30 MHz laikrodis įvesties GCLK PIN (L19). Kai laikrodžio signalas yra viduje FPGA, galite naudoti BUFG, ir perduoti jį DCM, ir tada projektavimas.

 

[cafukarfoo]

Palai hi, nuoroda į Jūsų pateiktą pavyzdį, kodėl negali ji tiesiogiai priskirti GCLK PIN DCM vietoj? Jei man reikia eiti per BUFG, kaip aš galiu padaryti, kad Xilinx? Ačiū. Ex. Xilinx ML555 lenta naudojama nuo 30 MHz laikrodis įvesties GCLK PIN (L19). Kai laikrodžio signalas yra viduje FPGA, galite naudoti BUFG, ir perduoti jį DCM, ir tada projektavimas.

 

[palai_santosh]

kodėl negalima tiesiogiai priskirti GCLK PIN DCM vietoj? , Galite prijungti jį tiesiogiai. bet tai, kad jūs turite instanciate DCM, primityvių savo kodą ir connectt jis PIN. Iš kitos pusės, jei jūs naudojate architektūra Wizzard, instancija IBUFG tarp jūsų GCLK kaištis ir kurių sudėtyje yra DCM CLK įvesties uoste. Bet kokiu atveju Xilinx rekomenduoja naudoti BUFG. Dalykas tai, mes visi norime, kad mūsų laikrodžio signalas turi būti švarus ir stabilus, ir turėtų būti pajėgi vairavimo daug. Jei man reikia eiti per BUFG, kaip aš galiu padaryti, kad Xilinx? Kaip jau minėjau anksčiau. tiesiog naudoti Xilinx coregen ir pateko į FPGA funkcijų ir dizaino tada laikrodis, pasirinkite prietaisą, kurį naudojant Spartan / virtex. tada pasirinkite tinkamos DCM / PLL.