Kaip naudoti Verig A generuoti laikrodis Jitter į Takt Upiór

[chungming]

Kaip title ~ ~
Noriu imituoti sigma-delta ADC with clock Jitter.
Someone tell me naudoti verilog A generuoti, bet jis negali pasakyti, kaip tai daryti.
Ar kas nors gali padėti man, ką man reikia daryti Takt Vaiduoklis?

 

[tsb_nph]

chungming rašė:

Kaip title ~ ~

Noriu imituoti sigma-delta ADC with clock Jitter.

Someone tell me naudoti verilog A generuoti, bet jis negali pasakyti, kaip tai daryti.

Ar kas nors gali padėti man, ką man reikia daryti Takt Vaiduoklis?

 

[chungming]

Thanks for your help ~!
Bet aš pirmą kartą imituoti su Jitter.
Kur turėčiau i add it? Yra tiesiogiai įtraukti ėmimo (sąnaudų) laikrodis?

ačiū ~ ~!