kaip modeliavimo jungiklis Cap filtras, HSPICE

[andy2000a]

Sveiki pereiti BŽŪP naudoti laikrodis gauti equ_R valuse, ir aš modeliavimo kintamosios srovės atsakas šį metodą .. bet jei laikrodis gitter .. kaip modeliavimo, HSPICE ... . TRAN modeliavimo mes galime stebėti Switch_Cap ir gauti "rezistorius vertė", bet negali naudoti. AC modeliavimas laikrodis ... ačiū

 

[ynhe]

Hi klasės atrinktų duomenų problemų gali būti suformuluota naudojant Z transformacija teorijos ir modeliavimo, naudojant HSPICE. ynhe

 

[Jet_wu]

Yra pavyzdžiui, kai apie tai antroji versija "CMOS Analoginė schema dizaino" parašė Allen

 

[kamalakkannan]

Sveiki, Andy, i por circuit.comparator atstatyti riba 50mv. daugelis bendrovės por duomenų lape naujo slenksčio hysterisis aplink 40mv 60mv. faktiškai galia suplly (VDD) privalo turėti apie 100mv 150mv triukšmo net ir pradėjus atsieti kondensatoriai VDD PIN PCB board.which accetable iš sistemos dizaino požiūriu. ar tai reiškia, kad palyginamąjį išėjimo bus nuolat perjungti dėl VDD eilutę 150mv triukšmo, nes lyginamasis hysterisis mažiau nei 50mv. taip, por logika bus nuolat mažas, net jei VDD PIN didesnis nei riba kelionės tašką lygio. Ar turite atsakyti už tai. plz duok man asmens tapatybės, jei ir gali. Best regards, Kamal.