Kaip mes galime perduoti dešimtųjų vertės modulis Verilog

[appu1985]

Man reikia pereiti į o.o1 vertės modulio ir ji bus padauginta tam tikrą vertę viduje.
Dabar, jei idefine kaip parametras, jis negauna įgyvendinti.Ką daryti.

 

[imon]

Manau bandote rašyti * Problema * modelis, ne RTL.
Ar bandysite deklaruoti kintamųjų / parametrų nekilnojamojo tipą ir skirti 0,01 jai "pradinis" blokas?

 

[appu1985]

jei aš noriu rašyti synthesizable kodą tada wat reikia

 

[echo47]

Be Verilog, vertė, pavyzdžiui, 0,01, yra vadinamas "Real".

In Perfect World, Verilog parametras gali būti realus, tačiau saugokitės, kad daug programinės įrangos, ypač sintezės priemones, turi ribotą paramą realus.Kuris Verilog kompiliatorių naudojate?

 

[appu1985]

Aš naudoju Xilinx ISE 9,1 realus parametras gali būti susintetintas ir peforming operaions kaip Multiply, add, sub canbe atlikti tik naudojant operatorių ar mes turime įgyvendinti slankiojo kablelio arithmatic.

 

[echo47]

Ne, XST (DTL sintezatorius į ISE 9.1) nėra sintetina Verilog "Real" aritmetines.Galbūt ateityje versija.Tai purvinas dalykas padaryti, kad įrenginys nėra slankiojo kablelio matematikos aparatūros.

ISE apima konfigūruojama slankiojo kablelio aritmetines esmė.Gal galite jį naudoti.Atidaryti Core generatorius projektą ir susiraskite "matematikos funkcijos.
http://www.xilinx.com/xlnx/xebiz/designResources/ip_product_details.jsp?key=FLOATING_PT

Arba gal galite perdaryti savo algoritmus naudoti integer aritmetinis.Rezultatai bus daug mažesnės, o gal greičiau nei naudojant slankiojo kablelio šerdys.

 

[kishore2k4]

Gal galite pabandyti naudoti fiksuoto taško aritmetinis.Jei esate tikrai domina aparatūros Arithemetic grandynams leiskite nukreips jus į knygą pavadinimu "Synthesis of Arithmetic Circuits - FPGA, ASIC ir įterptųjų sistemų, ji yra viena iš pragaro į išsamią knygą apie aparatūros numeris crunching, aš Viduryje baigė, ir man tikrai patinka ji.

 

[appu1985]

Can U suteikti man apie tai eBook pls