Kaip konvertuoti Xilinx verilog į Synopsys

[mohdfaisal]

Kaip konvertuoti Xilinx verilog kodą į Synopsys kodą ir testbench.

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Klausimas" border="0" />

 

[sbob]

Huh?Šiek tiek daugiau informacijos apie tai, ką jūs bandote daryti bus naudinga.Ar jūs tiesiog bando imituoti su VCS?Ar jūs tai turite verilog kodą, kuris naudoja Xilinx Pirmykštė ir norite sintetinti su DC?

Prašau, paaiškinkite daugiau.

 

[mohdfaisal]

Taip tu teisus.Bandau imituoti su VCS ir bando susintetinti su DC.Galite man padėti?

 

[sbob]

Hmm, gerai jūs dar ne man papasakojo, ką bandote nukreipti.Ar Jūs bandote sukurti Xilinx FPGA paveikslėlio bylą, arba jūs bandote nukreipti something else?

Imituoti "Xilinx" kodą su VCS, naudokite šią komandą:

VCS-Mupdate-F srcfiles

srcfiles kur yra bylos, kuri turi savo verilog šaltinis failai išvardyti ji.Pavyzdžiui srcfile:

your_testbench.v
../chip/your_source1.v
../chip/your_source2.v
C: / Xilinx_8.1/verilog/src/glbl.v
-yc: / Xilinx / verilog / src / unisims

2 iki paskutinės eilutės nereikia Xilinx pasaulio Reset funkcija, ir paskutinė eilutė turi tiek VCS suranda visus Xilinx Pirmykštė.

Jei bandote nukreipti į kitas nei Xilinx įtaisas, jums reikia kodas generic versijas visų Xilinx Pirmykštė, kad Jūs naudojate savo dizainą ir naudoti tuos sintezė (ty iobuffers, blockrams, fifo16s, DCMS ir tt)

Norėdami sužinoti Pirmykštė yra naudojamos, ištrinkite paskutinę eilutę srcfile ir pažvelgti į klaidos pranešimus, kai jūsų sudaryti su VCS.