Kaip Instantiate VHDL subjekto verilog modulio?

[blooz]

Kaip galime instancija VHDL subjekto viduje verilog modulio. Aš naudoju Active DTL ..

 

[Alexium]

Jūs tiesiog turite instanciate modulis antraštę, kuri bus semantiškai kaip VHDL subjektas pats. Kai VHDL moduliu papildomas projektą ir norite naudoti ją viduje Verilog modulį, jūs turite paprasčiausiai įsivaizduoti, kad VHDL komponentas yra parašyta Verilog ir naudoti jį taip, tarsi jis iš tikrųjų yra.