Kaip imituoti netlist su vartais laikrodis?

[davyzhu]

Sveiki visi, Kai aš imituoti netlist (Verilog stiliaus) su vartais laikrodis, radau produkcija yra labai skirtingi, ką matau RTL lygiu (su raudonųjų "xxxx" partija). Taigi, aš pridėti tfile į NCSim į Uždraudė vėlavimo ir laiko patikrinti pasaulinio masto (Kadangi dizainas yra ne kaip RAM / FIFO atminties). Netlist signalo atrodo geriau, bet taip pat yra keletas nereikšmingų skirtumų tarp RTL ir netlist signalų (pvz., kai signalas yra vienas laikrodis iš anksto ir kai signalas turi vieną laikrodis vėlinimas). Manau įkrautų laikrodis ne elgesys, pavyzdžiui, originalus laikrodis ir pristatyti rasės. Bet kaip suprasti įkrautų laikrodis modeliavimas elgesį? Visi komentarai / nuoroda bus dėkingi! Ačiū! Nuoširdžiausi linkėjimai, Davy

 

[zhangpengyu]

naudojant "

 

[Peter Chang]

Manau, kad problema, kad matėte gali sukelti inicializacija. Būkite tikri, kad nustatytas iniciacijos vertes visoms RTL leval signalus. Priešingu atveju, po sintezės, vartai lygio simualtion, laiko skirtumas būtų sukelti netikėtų vertes arba nežinomas reikšmes.

 

[Shurik]

Labas Davy! Galite sintetina savo elgesį verilog firminį variantą ne pakeisti CLK.

 

[satya_422]

Sveiki U tai padarė po to, kai sintezė, Priežastis 1: U negali inicijuoti, kad įkrautų laikrodis kad signalas arba 2.There gali būti voilation (setup / užlaikytas) .. - Satya

 

[maxnil]

Labiausiai tikėtina priežastis, kad jūs gaunate "keista" rezultatas, kai imituojamas vartų netlist su vartais laikrodžiai tai, kad įvairios įkrautų laikrodžiai priskirtos skirtingų delta laiko, ir taip sukeldamas kad krašto sukėlė registruose nevertinami / priskirtos pačias delta ciklas. Smal paprastas pavyzdys problemų su vartų laikrodžiai modeliavimas (kai nenaudoja jokių laiko) yra parodyta čia:

 priskirti gclk = CLK ir įjungti; visada @ (posedge CLK) prasideda b "c" toje pačioje takto ciklą ( bet ne toje pačioje deltoje ciklas). Jeigu jūs pridedate mažą vėlinimą "b" ir "c", tada jis bus dirbti. Bet vėlavimas RTL-kodas negraži. Važiuojant vartų lygio modeliavimas turėtumėte laiko duomenų iš jūsų sintezė įrankis, tada viskas bus 8hopefully) elgtis taip, kad būtų realios mikroschema. Kaip įprasta, aš jau paaiškinau dalykų sudėtingesnis būdas, nei būtina.

 

[davyzhu]

Thanks a lot! Aš naudoju DC generuoti įkrautų laikrodis. Aš girdėjau užraktu naudojamas tik įkrautų laikrodis ASIC dizainas. Ar tai tiesa? Manau, kad tai turi būti uždara laikrodis sukelti šią problemą. Matau signalo. Ir aš rasiu nors duomenų ir laikrodis pakeisti tuo pačiu metu, ty tuo pačiu delta laikas (I draudžiama laiko vėluojama pasaulinio masto), laikrodis kaita sekti duomenų pokyčius. Kaip mes visi žinome duomenų pasikeitimo privalo laikytis laikrodis kaita. Taigi, manau, ten turi būti uždara laikrodis sukelti kai logika seka chaoso simuliatorius. Nuoširdžiausi linkėjimai, Davy

 

[spauls]

Pabandykite laikrodis strobavimo į MAITINIMO kompiliatorių ir užtikrinti galimybę laiku. arba patikrinti clock_gating_check Portugalijoje.

 

[Shurik]

[Quote = davyzhu] Thanks a lot! Aš naudoju DC generuoti įkrautų laikrodis. Aš girdėjau užraktu naudojamas tik įkrautų laikrodis ASIC dizainas. Ar tai tiesa? Manau, kad tai turi būti uždara laikrodis sukelti šią problemą. Matau signalo. Ir aš rasiu nors duomenų ir laikrodis pakeisti tuo pačiu metu, ty tuo pačiu delta laikas (I draudžiama laiko vėluojama pasaulinio masto), laikrodis kaita sekti duomenų pokyčius. Kaip mes visi žinome duomenų pasikeitimo privalo laikytis laikrodis kaita. Taigi, manau, ten turi būti uždara laikrodis sukelti kai logika seka chaoso simuliatorius. Nuoširdžiausi linkėjimai, Davy [/quote] Sveiki! Manau, kad tai, ką! Jei turite naudoja tik spyną, jums reikia nustatyti kintamąjį hdlin_latch_always_async_set_reset = "true"

 

[davyzhu]

Labas Shurik, Ar galite man papasakoti, kas įrankis Jūs naudojate? Ačiū! Nuoširdžiausi linkėjimai, Davy

 

[Shurik]

[Quote = davyzhu] Labas Shurik, Ar galite man papasakoti, kas įrankis Jūs naudojate? Ačiū! Nuoširdžiausi linkėjimai, Davy [/quote] Sveiki! dc_shell arba Be GUI design_analyzer - $ ynop $ y $

 

[research235]

Sveiki davyzhu galite u pasakykite kaip kurti SDF failą iš anksto išdėstymo lygis .. Aš perskaičiau UR žinutę UR imituoti elemento lygiu neto sąrašą SDF,, aš nesu tikras, kaip sukurti šį failą synsthesis lygio .. gali ir man komanda naudojama DC Suresh

 

[sumit_techkgp]

U turėti iniciacijos problemą UR netlist