Kaip generuoti į verilog pulsas?

[kamejoko80]

manyti, kad mes turime 3 signalus: CLK, impulse ir Triger Be verilog, aš nežinau, kaip duoti kaip monostab grandinės pulsą. su: Triger aktyvus jo posedge, Triger impulso plotis ne impulsų poveikis. Pulsas signalo plotis nurodytas CLK ciklų skaičių.

 

[nand_gates]

Čia eina vienas asinchroninis tirpalai! [Kodas] impulso modulis (/ * AUTOARG * / / / išėjimai pulse_out | įėjimai CLK, reset_n, sukelti), įvesties CLK, reset_n, sukelti;, produkcija pulse_out; reg [03:00] skaičius; raj count_en parametras pulse_width; = 7 laidas rst_int_n = reset_n ir (count = pulse_width!); priskirti pulse_out = count_en (! rst_int_n) visada @ (posedge sukelti arba negedge rst_int_n,) jei prasideda count_en.

 

[kamejoko80]

nand_gates, ačiū jums už pagalbą!