Kaip galiu suprasti, kad verilog lib failą delsimas

[svirtis]

Pavyzdžiui, OAI112

"resetall
`tvarkaraštis 10ps/1ps
"celldefine
modulis OAI112 (O, A1, B1, C1, C2);
išėjimo O;
input A1, B1, C1, C2;

/ / Function Block
`apsaugoti
arba G1 (O1, C1, C2);
NAND G2 (O, A1, B1, O1);

/ / Nurodykite Kvadratas
nurodyti

/ / Modulis Kelias Delay
jei (C1 == 0 & & C2 == 1) (A1 *> O) = (2.89:4.45:7.55, 2.94:4.74:9.06);
jei (C1 == 1 & & C2 == 0) (A1 *> O) = (2.79:4.37:7.49, 2.27:3.70:7.09);
jei (C1 == 1 & & C2 == 1) (A1 *> O) = (2.78:4.35:7.47, 2.06:3.34:6.34);
jei (C1 == 0 & & C2 == 1) (B1 *> O) = (3.41:5.23:8.83, 3.23:5.22:10.10);
jei (C1 == 1 & & C2 == 0) (B1 *> O) = (3.31:5.15:8.76, 2.56:4.18:8.14);
jei (C1 == 1 & & C2 == 1) (B1 *> O) = (3.29:5.12:8.72, 2.26:3.67:7.05);
(C2 *> O) = (5.18:8.19:13.98, 3.69:5.95:11.49);
(C1 *> O) = (4.64:7.29:12.35, 3.11:5.04:9.72);
endspecify
"endprotect
endmodule
"endcelldefine

kai C1 ir C2 == 0 == 1, nuo A1 O vėlavimas
(2.89:4.45:7.55, 2.94:4.74:9.06);
Manau jie 28.9ps, 44.5ps, 75.5ps .....
Bet kas tai yra šie skaičiai?

Ir aš patikrinti šio lib doc.vėlavimas nėra lygus šių verilog failas vėlavimą.

Toliau nuo lib DOC:
AC Charakteristikos (TEMP = 25,0 ° C Core Voltage = 1.2V Process = Nominali Delay UNIT = PS)
C1 C2 Kelias 1,500 FS 3,306 FS 7,287 FS 16,06 FF 35,40 ff ff 78,03
tplh tphl tplh tphl tplh tphl tplh tphl tplh tphl tplh tphl
0 1 A1-O 87,67 117,8 100,8 128,7 127,1 147,4 181,8 179,1 301,0 234,9 562,6 343,2

Taigi, vėlavimas, kad man iš ModelSim pagal verilog lib failas yra per trumpas.And I don't know why.

 

[sunjimmy]

Labas,

Štai trumpas dokumentas paaiškinti laiko informaciją apie lib failas.
Galite perduoti jį rasti atsakymą.

Hope it helps

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Šypsotis" border="0" />

Parašytas po 4 minučiųridėtas failas paaiškinti. Lib failą

http://www.edaboard.com/viewtopic.php?p=814914 # 814.914Parašytas po 32 sekundžiųridėtas failas paaiškinti. Lib failą

http://www.edaboard.com/viewtopic.php?p=814914 # 814.914

 

[svirtis]

Taip, aš galiu suprasti lib failas.Bet aš nežinau, kodėl tarp lib failo informaciją ir nurodyti laiko informaciją skirtumo verilog modeliavimas lib failas.
Tai stebuklingas