kaip galima sukurti siaurą on-chip PLL kilpa filtras?

[iaman]

aš noriu dizaino linijos filtras, kurio BW yra mažiau nei 10K, bet Cap C2 yra per didelis (apie 400 NF) mikroschemoje integruoti, kas gali duoti man keletą patarimų? ačiū! [/img]

 

[rfsystem]

, Jei visi kiti PLL parametrai yra nustatomi masto chargepump srovė. Mažesni einamieji reiškia didesnį varža ciklo filtro. Taigi mažesnis kepurės. Aukštojo kilpa pralaidumo arba mažesnis VCO pelnas eina ta pačia kryptimi, tačiau įtakos didžiosios kilpos dinamiškas.

 

[iaman]

Taip, bet problema yra tai, kad: Charge Pump srovė 100uA ir reikalingą Ciklas BW mažiau nei 10K, tai tikrai sunku dizaino linijos filtras on-chip. Taigi aš noriu žinoti, ar yra tam tikrą technologiją, siekiant išspręsti didelės vertės riba?

 

[dinesh agarwal]

mažinant KVCO galite sumažinti kapitalizacijos vertės, taip pat sumažinti Charge Pump srovės 50uA ar net mažiau dangteliu daugiau vertės nei tarkim 100n labai sunku

 

[jecyhale]

aš noriu dizaino linijos filtras, kurio BW yra mažiau nei 10K, bet Cap C2 yra per didelis (apie 400 NF) mikroschemoje integruoti, kas gali duoti man keletą patarimų? ačiū [/img] [/quote] Manau, kad galite sumažinti Kvco, CP srovės ir atskirties santykį. [Size = 2] [color = # 999.999] Pridėta po 57 sekundės: [/color] [/size] aš noriu dizaino linijos filtras, kurio BW yra mažiau nei 10K, bet Cap C2 yra per didelis (apie 400 NF) mikroschemoje integruoti, kas gali duoti man keletą patarimų? ačiū [/img] [/quote] Manau, jei norite integruoti Ciklas filte, jūs turėtumėte sumažinti kondensatorius vertė mažesnė nei 1nF.