P
premcupid
Guest
I have attached my Simulink modelis čia ... (pervadintas failo plėtinį iš. doc į. pdf)
viršutinė dalis tikrinimo funkcionalumą slankiojo kablelio filtrus.po to, kai jį pasiekti žemiau aš sukūriau''lygiavertis fiksuoto taško subsytem''
todėl turiu generuoti DTL kodą, kad''lygiavertis fiksuoto taško subsytem''ir bendrai imituoti ją.
bet DTL coder nėra išskirtos (ne funkcinis).
Aš atėjau, kad žinau, kad, siekiant generuoti DTL už pavyzdį.
ji shud būti aiškus visų apimčių ir bangų generatorius ir taip pat turi būti tik reikalaujama blokai ir I / P ir O / P uostuose.
taigi dabar aš kopijuoti visus iš''equvalent fiksuoto taško subsytem elementų''į naują failą "CopiedSubSystem"
ji išsaugota ir jį atidarė, opend uostas "in1" savybės, signalo požymius daviau mėginio metu, kaip ir 1 / 6000 (kitaip ir gaus klaida), atnaujintas grafikas ir dabar DTL coder galima matyti .. ir i Generated VHDL ir verilog kodas ...
kai aš bandžiau sintetinti generuoja kodą Xilinx ISE jis negali pasakyti ", 27 eilutėje: Signal <In1> tipo nekilnojamojo nepalaikomas."
tai beacause mes paveldi savybes (-1) iš ankstesnių etapų, kaip Kvantas.ir Kvantas O / P signalo formatas yra realus (double).
Dabar atnaujintas "CopiedSubSystem''ir in1 savybes, signalas i atributus apibrėžtas duomenų tipas, kaip fixdt (1,16,0). ir atnaujintas grafikas ir generuoja VHDL arba verilog. šiol kodas synthesizable be klaidų (tačiau keletas įspėjimų ), aš taip pat galėtų matyti RTL, techonology schemos.dabar vadovas plz man bendrai imituoti generuoja HDL kodas ..
Kokie būdai?
Xilinx mikroschemų taikymo sritį, gali būti naudojami?jei ne tai, ką shud būti naudojami?
kai, kaip man reikia banga iš MATLAB Simulink patekti į verilog kodą ir O / P, vėl pasirodo MATLAB sritį.
mano terminas jau praėjo (1month pabaigoje).jos šiek skubiai.PLZ
viršutinė dalis tikrinimo funkcionalumą slankiojo kablelio filtrus.po to, kai jį pasiekti žemiau aš sukūriau''lygiavertis fiksuoto taško subsytem''
todėl turiu generuoti DTL kodą, kad''lygiavertis fiksuoto taško subsytem''ir bendrai imituoti ją.
bet DTL coder nėra išskirtos (ne funkcinis).
Aš atėjau, kad žinau, kad, siekiant generuoti DTL už pavyzdį.
ji shud būti aiškus visų apimčių ir bangų generatorius ir taip pat turi būti tik reikalaujama blokai ir I / P ir O / P uostuose.
taigi dabar aš kopijuoti visus iš''equvalent fiksuoto taško subsytem elementų''į naują failą "CopiedSubSystem"
ji išsaugota ir jį atidarė, opend uostas "in1" savybės, signalo požymius daviau mėginio metu, kaip ir 1 / 6000 (kitaip ir gaus klaida), atnaujintas grafikas ir dabar DTL coder galima matyti .. ir i Generated VHDL ir verilog kodas ...
kai aš bandžiau sintetinti generuoja kodą Xilinx ISE jis negali pasakyti ", 27 eilutėje: Signal <In1> tipo nekilnojamojo nepalaikomas."
tai beacause mes paveldi savybes (-1) iš ankstesnių etapų, kaip Kvantas.ir Kvantas O / P signalo formatas yra realus (double).
Dabar atnaujintas "CopiedSubSystem''ir in1 savybes, signalas i atributus apibrėžtas duomenų tipas, kaip fixdt (1,16,0). ir atnaujintas grafikas ir generuoja VHDL arba verilog. šiol kodas synthesizable be klaidų (tačiau keletas įspėjimų ), aš taip pat galėtų matyti RTL, techonology schemos.dabar vadovas plz man bendrai imituoti generuoja HDL kodas ..
Kokie būdai?
Xilinx mikroschemų taikymo sritį, gali būti naudojami?jei ne tai, ką shud būti naudojami?
kai, kaip man reikia banga iš MATLAB Simulink patekti į verilog kodą ir O / P, vėl pasirodo MATLAB sritį.
mano terminas jau praėjo (1month pabaigoje).jos šiek skubiai.PLZ