Kaip atspausdinti išvardytų signalo failą VHDL testbench?

[design_engineer]

Labas,

Turiu signalas apibrėžiama kaip išvardyti tipo mano dizainas.

tipo narė (idle, start, run, pabaiga);
signalas t_state yra masyvas (3 downto 0) valstybės;

Kaip atspausdinti šio signalo vertę failas per mano modeliavimo?

Kai aš

rašyti (line_out, t_state) ar rašyti (line_out, t_state (0))

Gaunu argumentas tipo neatitikimas klaidų kompiliavimo metu.

Please help.

 

[shawndaking]

galite priskirti vertes viską:

pavyzdžiui

dbg_p: procesas (CLK)
pradėti
jei rising_edge (CLK), tada
new_arb_sm_dff <= new_arb_sm;
atveju new_arb_sm_dff yra
kai IDLE => pkt_arb_state_dbg <= "000";
kai NPI_REQ => pkt_arb_state_dbg <= "001";
kai GNT_ASI_0 => pkt_arb_state_dbg <= "010";
kai GNT_ASI_1 => pkt_arb_state_dbg <= "011";
kai GNT_IP => pkt_arb_state_dbg <= "100";
pabaigos atveju;
end if;
pabaigos procesą dbg_p;